CAS Before RAS Refresh Counter Test - это фиктивное чтение или реальное

[IanPo]

Вот у DRAM чипов памяти есть такой режим чтения ( в документации - тестирования на предмет поддержки CBR Refresh ),
когда за циклом CBR-обновления следует цикл чтения (записи). Прочитал в одной статье, что такой цикл чтения "фиктивный". Никто не в курсе, это реальные данные (соответствующие защелкнутому адресу) или данные, где в качестве RowAddres выступает значение внутреннего счетчика регенераций?
Есть или где-нибудь более подробная документация на тему?

[spensor]

Вопрос не совсем понял. Да, в DRAM есть режим CBR, при котором работает внутренний независимый счетчик строк (row). По включению он принимает случайное значение и в случае задействовования режима CBR инктриментируется в цикле. Почитать можно к примеру этот документ: "TECHNICAL NOTE VARIOUS METHODS OF DRAM REFRESH" download.micron.com/pdf/technotes/DT30.pdf
Более развернутую информацию по режимам работы 565РУ5 и 565РУ7 находил в журнале "Микропороцессорные средства и системы" за 1986 год.
Кстати может быть будет интересно, в DRAM счетчик строк имеет на один бит меньше разрядность чем количество строк - в РУ5 он 7-битный (как и количество значащих разрядов регистра R в Z80), в РУ7 он 8-битный. Связано с тем, что блоки памяти микросхем объеденены в группы по 4.

[IanPo]

Документ Микроновский читал.
Но речь про совмещение цикла CBR и чтения/записи.
http://www.jdm.homepage.dk/dram.htm

[that inside]

Но речь про совмещение цикла CBR и чтения/записи.
а случем не к пдп режиму оно относится просто непомню гдето недавно читал про чтото такое

[IanPo]

К ПДП вроде не имеет отношения. Меня, собственно, режим интересует - можно ли его использовать для обращения к памяти, но не только для Sampling, как в статье, а нормально. Поэтому интересуюсь, откуда при следующим за CBR чтении берется адрес строки (Row), из внутреннего регистра или из защелкнутого адреса на входе.

[spensor]

При обращении к памяти извне (посредством CPU, DMA) значение строки берется из регистра-защелки, связанного с адресной шиной микросхемы DRAM. Проще говоря там будет значение записанное устройством обращения (CPU, DMA). В циклах же регенерации будет работать внутренний счетчик. Значения в регистре-защелке и счетчике не пересекаются.
Может заинтересует, в DRAM (начиная с РУ7) существует режим страничного обращения (FPM, Fast Page Mode), при котором задействуется двухбитный внутренний счетчик и появлятся возможность в скоростном режиме обращаться к четырем последовательно-рассположенным ячейкам памяти, удерживая RAS и стробируя CAS. Вот тут уже счетчик и регистр-защелка адреса пересекаются.