Сырок FDC1772 в VHDL

Кидаю ещё раз , ибо при глюке на серваке тема кирдыкнулась.

Сырок предназначен для ковыряния с целью получения FDC1793 ака 1819ВГ93 ;)

http://download.experiment-s.de/Susk...WF_FDC1772_IP/

Ссылка изменилась, кто будет пытаться переделывать под WD1793 (ВГ93) архив пока находится тут http://download.experiment-s.de/Susk...es/zip/rtl.zip
На всякий пожарный случай прикладываю самые свежие на текущий момент исходники ядра WF1772IP.

Ех... всё... прощай ВГшка... :v2_cry:

Хм... А, помоему вместо
signal DATA_OUT : std_logic_vector(7 downto 0);
надо
signal DATA : std_logic_vector(7 downto 0);
так как DATA_OUT есть уже в портах...

Приятно конечно, но спасибки надо fan'у ставить, потому как он ее откопал. Ну и автору проекта само собой Wolfgang Foerster.
А по сути вопроса, кто в теме, есть резон поработать над проектом, FDC остается акутальным (даже в том смысле что #3D2F никуда не делась), а ВГ93 и малодоступны и громоздки для новых клонов.

Здравствуйте , около года работал над подключить ядра http://download.experiment-s.de/Susk...WF_FDC1772_IP/ к ZX SPECTRUM.
Выявлено следующие:
1. В данном ядре есть много ошибок, критичных для правильной работы в системе TR-DOS.
2. регистр статуса микросхемы 1772 не совместим с регистром статуса ВГ93 .

После исправления VHDL FDC1772_IP я получил работоспособное на СПЕКТРУ совместимых компьютерах ядро для разработки BDI на FPGA.
Если кому надо могу предоставить мои VHDL исходники.

Надо многим!
Предоставляйте!:)

Интересно. Конечно выкладывайте.

Забыл написать.
то что получилось это не ВГ93 и не FDC1772
это некий гибрид ВГ93 и FDC1772.
Предкомпенсация записи включается автоматически после 42 трека
тактовая частота гибрида (CLK) 16MHz
на вход VG93_HOLD для правильной работы TRDOS 5.xx подать сигнал MO, если используете TRDOS 6.xx и выше то можно посадить на GND.
сигналы (RDATn,TR00n,IPn,WPRTn,MO,WG,WD,STEP,DIRC) можно подключать прямо к дисководу подтянув(RDATn,TR00n,IPn,WPRTn) резисторами 1кoM к VCC.
Вложение 57069

Отлично! Завтра посмотрим:)