Вид для печати
Планируется схемка процессорного модуля на Z80180 и SIMM 1Мб (не Спек!).
Без видеоконтроллера, рефреш планируется через проц.
Однако, у Z180 он 8-битный, а у ОЗУ - 9 бит.
Предлагается вашему вниманию прототип схемы расширения до 9 бит.
Делим импульсы /RFSH на 512 и закидываем вместо A8
в момент действия сигнала /RFSH через КП11 (xLS257).
Вопрос: пойдет ли такое? Возможно, я с инверсией напутал,
но принцип правильный?
Может и пойдёт, но поскольку схема нарисована не полностью - нет узла формирования сигналов /CAS и /RAS, да и вместо DRAM нарисован модуль SRAM, по этому фрагменту сказать наверняка затруднительно. Хотя ход мыслей правильный :)Цитата:
Сообщение от IanPo
Я бы сделал о другому:
1) поделил на 2 сигнал A7, выделив его в цикле REFRESH;
2) через простейший мультиплексор на ЛА3, сигнал A8 с процессора и деленный на 2 A7, подал в схему в качестве адресной линии A8.
Схема получается на двух D-тригерах (один корпус TM2) и 4 элементах 2И-НЕ (ЛА3, тоже один чип).
Если не понял могу нарисовать схему, но мне кажется и так ясно.
В редакторе не было DRAM :) А RAS и CAS я скопирую у Буна :)Цитата:
Сообщение от caro
Меня рефреш только беспокоит.
Спасибо, так даже проще будет! А то я уже 10-битные счетчики начал искать, чтобы на 1 м/с сделать.Цитата:
Я бы сделал о другому:
1) поделил на 2 сигнал A7, выделив его в цикле REFRESH;
2) через простейший мультиплексор на ЛА3, сигнал A8 с процессора и деленный на 2 A7, подал в схему в качестве адресной линии A8.
Буду думать, можно ли скомбинировать этот мультиплексор и следующий, к-й часть адреса передает. Схема понятна.
Нарисовал схему.
Хорошо, что всего 1 корпус задействуется для деления.
Мультиплексор смультиплексил в 1 корпус (КП2).
Единственное, что тревожит:
в момент спада /RFSH (активация решрефа) адрес должен уже быть на шине проца. Смотрел доку Zilog - туманно довольно нарисовано.