| Viktor2312 |
18th September 2010 22:06 |
Вопросы про МПК КР580 и не только...
1 Attachment(s)
Увыжаемые форумчане, есть у меня маленький вопросик. Со временем может ещё появятся.
Необходимо буферизировать шину адреса микропроцессора КР580ВМ80А. Для буферизации, я выбрал 8-разрядные адресные регистры КР580ИР82.
На рисунке представлен кусок схемы, чтобы было понятно о чём идёт речь. Выводы STB, (вывод 11) адресных регистров, будут соеденены вместе и подключены к источнику +5 Вольт через ограничивающий резистор, т. е. на них будет постоянно присутствовать уровень логической 1. Сделано это для того, чтобы информация с входа напрямую проходила на выход регистра. А вот инверсные входы OE, будут соеденены вместе и подключены к выводу 21 (HLDA) микропроцессора. Чтобы во время режима ПДП все выводы регистра переходили в 3-е состояние (высокоимпедансное) на выводе OE (иныерсный) будет логическая 1. Так как в справочнике сказано: "Для отключения магистрали в режиме ПДП ко входу OE (иныерсный) подключается выход сигнала системного разрешения магистрали PM (иныерсный). В простых системах в качестве этого сигнала используется сигнал HLDA микропроцессора КР580ВМ80А".
У меня есть немного недопонимание, а точнее не уверенность, поидее во время нормальной работы процессора на выводе HLDA должен присутствовать логический 0, а во время режима ПДП (когда процессор перевёл свои шины в высокоимпедансное состояние) он выдаёт сигнал подтверждения HLDA, что он готов к режиму ПДП и шина свободна, на выводе HLDA устанавливает логическую 1. И она там будет присутствовать вплоть до окончания режима ПДП.
Правильно ли я всё понял?
Да и ещё, по справочнику, максимальное время задержки распространения сигнала, для данной микросхемы 30нс. Как это отразится на работе? Если до этого, шина адреса не была буферизирована и этой задержки соответственно не было.
|