IMHO если думать в контексте спека до достаточно модуль страничной трансляции адреса со страницами в 16К И скажем для тех же 4Мб достаточно будет 256х16 мелкосхемы

Немного поизголялся над платформой в эти праздники, то с чем меня в свое врмя послали Зонов ("спектрум уже умер!"), Петерс ("у нас своя разработка!"), Немо ("да как вы можете, это же не спектрум!"), одна американская контора ("мы профессионалы и спектрумами не занимаемся").. так не став миллионером пришлось податься в управдомы
http://zx.pk.ru/showpost.php?p=73131&postcount=94

Я че-то не въехал в монструкцию: у ВК ШД 16 бит, а два проца сидят на одной 8-бит? Там даже на 37МГц для одного-то максимум 21МГц выходит (и то с 50Гц кадровой), куда уж там два на 28МГц... Или каждый на своей отдельной 8-битной половинке (взаимодействие?) - то есть сможет рисовать только в своем слое?? :D А ведь еще типа спрайты планируются...

P.S. Откуда цифра 133Мб/сек?

Процессор Z80 выполняет команды не за 1 такт. минимальный цикл цтения из памяти составляет 3 такта (чтение дополнительных байт команды) Отсюда следует, что максимальный поток составляет 21 Мгц/3=7Мб/сек.

Разделения доступа процов:
1. У каждого проца свои порты адресации памяти.
2. На процессоры подаётся тактовая частота со смещением фазы.
3. Коммутация адресных шин и шин данных процов производится внежней логикой, которая управляется ПЛИС.
4. Шины управления процов идут на плис напрямую.
5. Плис сама разбирается, сколько процов, кто мастер, на какой проц послать прерывание, какой перевести в режим ожидания (если более 1 проца обращаются к шине).

на P.S. 133 МБ/сек - это пиковая. Реальная будет отличаться. время доступа к памяти 15 нс. Это 66 Мгц или 66МБ/Сек @ 8бит. следовательно при 16 бит в 2 раза больше, а это и есть 133 МБ/сек.

Я так понял, все обращения к памяти и портам идут через ПЛИС. Это сколько же ног понадобится на два-то процессора + сама 16-битная память?! :v2_scare: И/или "внешняя логика" в виде нехилой кучки вентилей, которые афаик для таких частот недоставаемы... :v2_conf3:

Помницца heroy утверждал, что уже на 37МГц будут проблемы... :v2_unsur:

Пока не замечал таких проблем... по крайней мере на 60 мгц их не было :-)
Ноги ПЛИС:
Процы: ША-16, ШД-8, ШУ~9*2 = 42 (для 2-х процов)
Память: ША-19, ШД-16, ШУ-4 = 39
Video: RGB-15(решил что больше не нужно) HSYNC VSYNC 17
ROM: OE, WR, ADR[6] = 8
Итого ног - 106.
Свободных вроде порядка 40 остается (которые пойдут на формирование шины NEMO
Комутация процов через шуструю логику 74AC (время порядка 5нс чтоли там). На комутацию 1 проца - 4мсх корпус SO/DIP20.
Не нужно также забывать что плата эксперементальная. В последствии будет естественно не одна ПЛИС. 1 - "Чипсет", 2 - "Видео". Либо урезаный вариант платы 1 проц и видео на 1 ПЛИС.
P.S. и еще по конструктиву:
1-й проц будет находится на мат плате. последующие (до 4-х) на отдельных платках, которые вставляются в маму. на 1 такой платке - 4 20ти ножки и 1 проц. Ориентировочная стоимость комплектухи такой платки будет менее 200ру. (и это пожалуй единственная платка, которую можно будет сделать "под утюг".

Ну ног-то у ПЛИСов как раз очень даже много. Не уверен, правда, что все ноги можно задействовать как попало, но что много - это точно. >100

Не поленился посмотрел датащит. у моей плис всего 147 юзерских ног.

И что, 147 не хватает для реализации независимой работы 2х процов Z80? У нее всего-то 40 было вроде?

Ног на 2 проца хватает, но не нужно забывать что нужно еще и другие функции в плис заталкать, такие как IRQ DMA возможно серийные порты пару штук всевозможные дешифраторы портов и многое многое другое.