Рисование схем в Quartus 6.1
 

Извиняюсь, если немного не в тему (или совсем не в тему :) ). Нужно будет забить небольшую схему в EPM3032 или подобную. Верилог и VHDL я пока толком не изучил, поэтому буду рисовать в графике, благо схема небольшая. Но я не раз читал о том, что при схемном (графическом) вводе схемы при компиляции происходят какие-то ошибки, вызванные кривыми моделями логических элементов.
Знатоки Quartus-а, скажите - так ли это? Если действительно проблема есть, то в каких версиях? Есть ли она в версии 6.1? Спрашиваю именно про 6.1 потому, что у меня именно эта версия и другой нет.

Про Quartus не скажу, пока хватает MAX-а (v10.0).

...например:
1) сразу "в лоб" не удалось реализовать кусок схемы на DD4 из Pentagon128.
2) Первый вариант моей прошивки P1024SL2 был с использованием библиотек 74***. В последствии создал свою библиотеку... и как-то по-свободнее в ПЛИСине стало. :)

поделишся библиотечкой?

Вы уже там были :v2_wink2:
http://realddp.narod.ru/zx/p1024sl2/...7_Basic_src.7z

немного офтопа - а кто знает как квартус вебэдшн отучить дурацкие вопросы через полгода задавать?

По своей практике - схемный ввод неплох, но при "оптимизации" часть схемы (неиспользуемые выводы) мож быть снесена нафик. Но используя примитивы (Д-триггеры и логика И-ИЛИ-НЕТ) схема компилится хорошо, и результат предсказуем. Последние свои изыски я ваяю как раз в "схематике", но использую не 74..., а аналоги, собранные на простой логике.

Т.е. - если нужен, скажем, делитель типа 555ИЕ5 с использованием трех выходов из четырех, то не берем готовый, а собираем аналог из, скажем, 555ТМ2 на нужно кол-во выходов?

нет, ещё проще - на (2х2ИЛИ-НЕ, 2х2ИЛИ, 5хНЕ)умноженное на количество каскадов :)

А не проще нарисовать модуль (в смысле его рисованое представление)
обозвать его как то, и созадть с таким же именем hdl файло, можете комбинировать схэму + изобразительное искуство

счетчик на 3 бита

module Countrer(input clk input, nRes, output [2:0] out);
reg out [2:0];

always @ (negedge nRes or negedge clk)
if (nRes==0) out = 0; else out = out+1;

endmodule

на порядок быстрее и проще править чем рисовать
(2х2ИЛИ-НЕ, 2х2ИЛИ, 5хНЕ) * 3 - хотя это для FPGA/CPLD это неправильно!! и нада юзать примитив latch, dlatch и тому подобные

Попробуй AHDL ;)