digital заработал при min max по 2. SKYNET нормально отработал, надеюсь, что b-ice, mcolor и все остальное тоже будет правильно функционировать.

Спасибо, но зачем? На reverse же нет той кривой срамины (ну или она прямая, но её криво установили в DE1 или что-то еще, но работает с проблемами, как уже многие написали на забугорных форумах).
Если есть владельцы последней ревизии DE1 - готов выслать sof на попробовать. Если заработает и у меня тоже все будет работать - тогда и правленный проект можно выложить. Хотя любой может сам поправить, как написано на атариевском форуме (ссылка в теме про Б2М на ПЛИС).

---------- Post added at 14:17 ---------- Previous post was at 14:03 ----------

b-ice отработал нормально, а mcolor нет. Даже смешно. Может еще попробую подобрать константы, но полную уверенность на моей плате, похоже, дает только SDRAM или внутренний RAM ПЛИСа.

---------- Post added at 15:03 ---------- Previous post was at 14:17 ----------

При min -1.5 и max 2 отработали digital, mcolor, b-ice, skynet. Гарантий в целом это не дает, но пока это самый стабильный из SRAMных (EDBLL) вариантов.
Выложил sof убрал, т.к. выложил версию получше, может кто из незарегистрированных на форуме владельцев новых DE1 попробует.
ИМХО для полной уверенности надо накладывать ограничения не только на шину данных срама, но и на все другие его сигналы. Терасиковец пока такого не рекомендовал, может потом на атариевском форуме еще что полезное напишут.

Решил вернуться к CLOCK_24 и попробовать ограничить не только шину данных но и шину адреса срама. Сигналы управления пока не трогал. Очень похоже, что получилось. sof
Надо еще, конечно, поизучать статью, на которую дал ссылку tnt23.

Вот еще цикл статей на русском. Там местами мне лично довольно сложно, но, наверное, у меня просто проблема с концентрацией внимания.

Шехалев Денис. Synopsys Design Constraint — язык задания временных ограничений на примере Altera TimeQuest. Часть 1


http://www.kit-e.ru/articles/plis/2010_9_51.php

Спасибо, определенно в районе 100 МГц своего рода порог, после которого работать с внешней памятью и, скорее всего, с высокоскоростными приемопередатчиками без этих штук не выйдет. После прочтения той статьи (в ветке по Б2М) уверен, что вместо извращения таймингов SDRAMа, которое позволило запустить ее у меня на 120 МГц нужно было задать ограничения, тогда и у других бы могло заработать. Но я еще не вполне переварил - какие и как.
В целом интересно. Б2М и РК хватило ограничений на шину данных. Вектору - на шину данных и адреса. А БК и Львову похоже нужно и сигналы управления ограничить, хотя кое-как они заработали и без этого.

12.1 build 177

Исходники чего? Если речь про сдрамный вариант, то 394 и 397 ПМСМ вполне нормальные (добавленный потом ковокс не нужен но и не мешает), а результаты бесчисленных экспериментов не хочется выкладывать. Вернее так - не обязательно втискивать их в v06cc, возможно в другом проекте они будут более уместны.

Вообще странно, это все речь про DE1? Вроде у нее память должна работать на 133МГц, если не путаю. Даже у меня с моими самопалами Fmax, посчитанный TimeQuest, получался в районе 150-160МГц.

Возможно, нужно ввести мультициклы для DQ? У меня есть письмо от англоязычного коллеги, где он подробно разжевывал задание ограничений для SDRAM. Могу его выложить.

Да, у меня пока только DE1.

На старых DE1 по даташиту на SDRAM до 133, на новых до 166. Но у меня лично на 120 получилось (причем у владельцев старых DE1 такой самопальный вариант не работает), а на 150 - нет. Вариант на 100 работал и у меня и у svofski. Хотя не только частота важна, но и ее источник (?). Почему-то с 96 сделанными из 24 SDRAM у меня уже не работают, а с 72 еще работает.

Было бы очень интересно посмотреть.

Комментарии, SDC и PDF с диаграммами.

Спасибо, пока не все понятно, но интересно.
По первому беглому прочтению за два момента зацепился
1. Он говорит о случае с заданием CAS Latency 2 для сдрамины при использовании CAS Latency 3 в контроллере - на 120 у меня только так и заработало. Но я нашел это методом ненаучного тыка, а он подвел под это некую базу.
2. Он написал, что третьи циклоны тормознее при прокачке 3.3 V выводов. Тогда четвертые и пятые еще тормознее при работе со старыми (по сегодняшним меркам) типами памяти?

Меня это тоже коробило тогда (2010) и сейчас. Но сейчас я уже не помню, почему это правильно :) а тогда вроде понял. По-моему, общий смысл такой: CAS latency в любом случае нужен в силу природы SDRAM (данные начинают выдаваться спустя 2 или 3 такта), плюс один такт добавляется для успокоения TimeQuest.

Получается, что так. Начиная с III циклона вроде LVTTL/LVCMOS уже идет с потолком в 3.0V.

---------- Post added at 13:26 ---------- Previous post was at 13:20 ----------

Кстати, все в один голос настоятельно рекомендуют включать опцию Fast Output Register для выходов.

После прочтения и попытки осмысления материалов по таймквесту впал в некоторый ступор. Для развлечения решил на шару (но в сочетании с трюком +1 к CL контроллера) попробовать 144 МГц сделанные из 24 МГц - а оно взяло и заработало. Причем без задания каких-либо ограничений. Перспектив такой вариант не имеет, но турбо охренительное.

---------- Post added at 18:11 ---------- Previous post was at 17:58 ----------

И 168 МГц заработало, опупеть. Думаю у меня и раньше со 150 бы получилось, но я не делал двух вещей:
1. Переключил оптимизацию на Speed
2. Убрал галочку с Power-Up Don't Care

---------- Post added at 18:23 ---------- Previous post was at 18:11 ----------

Счастье было недолгим :) Нашел прогу, где 144 и 168 сбоят, так что пока стабильный максимум у меня 120.

---------- Post added at 19:07 ---------- Previous post was at 18:23 ----------

Это не память сбоила, это я забыл один свой "эксперимент" отключить.

---------- Post added at 19:34 ---------- Previous post was at 19:07 ----------

SDRAM 144 МГц сократил время прогона оптимизированного эксисайзера до 14,5 минут (т.е. на полторы минуты быстрее предыдущего "рекорда").