Можно, но промышленным программатором...

Т.е. дома можно и не думать это сделать?

Думаю, да, т.к. протокол скорее всего закрытый. Но прежде, думаю, нужно посмотреть куда идут дорожки, может где-то есть ISP контакты...

Не, во всяком случае, сигналы житага разбегаются по плате в разные стороны...

EPF6016TC144-3
 

Есть Altera FLEX EPF6016TC144-3. Смотрел документацию на нее - нигде явно не написано, на какой предельной частоте он может работать. Есть куча временнЫх параметров, но, честно говоря, я в них запутался. Есть график зависимости Icc Supply от частоты (файл dsf6k.pdf, стр.49, взят с altera.com). Как я понял, это значение потребляемого тока в зависимости от частоты. Если это так, то по этому графику при частоте 60МГц этот флекс потребляет более 800мА. У кого есть возможность, подскажите - правильно ли я понял? и как посчитать предельную рабочую частоту? Читал про Циклон2 - вроде как понятно, что до 400МГц, а тут - никак не пойму...

А на 3-ей странице не оно ? Там вроде указаны граничные частоты на которых могут работать типовые элементы.

Слушай, точно... Вот это я тормознул... Смотрел же на эту таблицу... Да, низкие частоты, при работе контроллера SDRAM все будет на пределе... Придется искать другой FPGA...

Вообще-то Quartus во время компиляции дает предупреждение о граничной частоте и времени распространения сигнала от одного из входов до одного из выходов.

Проблема при назначении пинов в Квартусе
 

При назначении пинов Флекса (в пин-планнере) я в меню выбираю:
Pin number: PIN_1
Node name: RAM_DATA[4]
I/O standart: TTL (default)
Reserved: As output driving VCC

Квартус (9.0) ругается и не хочет компилить:

Error: Can't reserve pin "RAM_DATA[4]" because that name already exists
Error: Can't fit design in device
Error: Quartus II Fitter was unsuccessful. 2 errors, 0 warnings
Error: Peak virtual memory: 155 megabytes
Error: Processing ended: Fri Jul 10 09:37:12 2009
Error: Elapsed time: 00:00:02
Error: Total CPU time (on all processors): 00:00:01
Error: Quartus II Full Compilation was unsuccessful. 4 errors, 53 warnings

Стоит очистить поле Reserved, как все компилится. В тексте Верилога сигнал обозначен
output [7:0] RAM_DATA;

Что я делаю не так? Для Циклона 2С20 (на DE1) я в подобных случаях указывал в Reserved: As output driving VCC
и все было нормально...

Какой девайс? В моделях Max от Алтеры на пины 83,84,1,2 можно только назначать сигналы со входной тактовой частотой, выборкой кристалла, сброса девайса и так далее. Можно судить по названию: CLR,CEn, CLR и так далее. В принципе на них биты двухнаправленных шин назначит не удастся (как в твоем случае бит RAM_DATA[4] - чисто выход).