Speccy - наш выбор!
Page 89 of 120 « First 3979808182838485868788 89 90919293949596979899 Last »
Show 40 post(s) from this thread on one page

Speccy - наш выбор! (http://zx-pk.ru/index.php)
-   Unsorted (http://zx-pk.ru/forumdisplay.php?f=13)
-   -   ПЛИС и всё что с ними связано (http://zx-pk.ru/showthread.php?t=9342)

USERHOME 8th April 2011 21:40
Quote:
Originally Posted by Ewgeny7 (Post 373797)
Alex_NEMO, 20.
На подобном чипе сделана ПентЭва (1500LE). Проц снаружи, логика внутри.
ПентЭва - это что?

IanPo 8th April 2011 22:23
USERHOME
http://nedopc.com/zxevo/zxevo.php

lisica 18th June 2011 20:46
2 Attachment(s)
Как отучить квактус за меня лишние связи делать?
Вот, например код
RTL рисует мне лишнюю линию. (она красным выделена и разрезана)
Как мне избавиться от этого соединения не меняя код?

PS Рисую то же самое, только схемно, он в RTLe прорисовывает как на схеме... То есть без лишней связи. Преобразую схему в VHDL, потом этот VHDL компилирую, и, оппа - опять лишняя линия...:mad:

ZEK 18th June 2011 22:09
вообще нездорово писать что бы юзалиль pre и clr где нить кроме как начальная иницилизация, очень плохая практика для fpga/cpld, из за гонок сигналов можно очень веселые глюки ловить.

а красная перечеркнутая цепь отражает
Code:
if dos_on = '0' then
    dos <= '0';
 elsif dos_of = '0' then
    dos <= '1';
красненькое

lisica 18th June 2011 22:58
А как же это?
Quote:
Originally Posted by lisica (Post 393929)
PS Рисую то же самое, только схемно, он в RTLe прорисовывает как на схеме... То есть без лишней связи. Преобразую схему в VHDL, потом этот VHDL компилирую, и, оппа - опять лишняя линия...

Keeper 19th June 2011 00:03
Quote:
Originally Posted by lisica (Post 393929)
Как отучить квактус за меня лишние связи делать?
Переделать этот кусок кода по другому...

---------- Post added at 22:03 ---------- Previous post was at 21:50 ----------

Например:

Code:
res_dos <= '1' when ( m1 = 0, mreq = 0, (a14 or a15) = 1 ) else '0';
set_dos <= '1' when ( m1 = 0, mreq = 0, (a15..a8) = "#3D" ) else '0';

process(res_dos,set_dos)
begin
if res_dos = '1' then
        dos <= '0';
elseif ( rising_edge(set_dos)) then
        dos <= '1';
end if;
end process;
Таким образом, по переднему фронту set_dos мы устанавливаем признак активности доса, а сбрасываем его асинхронно (вход clr триггера dos) сигналом res_dos.

krotan 28th July 2011 16:53
Вопрос к знатокам. Почему для симуляции процессора z80 всегда используется T80 (VHDL, 35MHz) и его разновидности и нет никакого упоминания про использование других OpenCore процессоров, таких как: nextz80 (Verilog, 40 MHZ), tv80 (Verilog), Wishbone High Performance Z80 (Verilog, 90 MHZ), z80control (VHDL)?

svofski 28th July 2011 17:03
Наверное потому, что большинство начинают свои проекты смотря на других и T80 был, наверное, первым общедоступным полноценным Z80. Кому охота, не имея особой уверенности в собственных силах, испытывать еще какой-то непроверенный код? К тому же то, что T80 работает максимально приближенно к оригиналу, для большинства проектов важнее той максимальной тактовой частоты, которую он способен выдержать.

Сделайте проект на каком-нибудь другом. У T80 немного достоинств. Толстый, в коде черт ногу сломит. Из-за его универсальности часто невозможно понять что там вообще относится к делу, а что нет. Точно совершенно можно сделать лучше.

Ewgeny7 28th July 2011 19:40
Т80 вылизан по самое не горюй. В нем уже все команды работают корректно.
Что там творится в прочих реализациях на Верилоге - точно не известно.

krotan 1st August 2011 16:24
Вся Амига 1200 со всеми потрохами в одном чипе уже есть http://opencores.org/project,aoocs , а ведь это более сложная система, чем спек...


All times are GMT +4. The time now is 06:43.
Page 89 of 120 « First 3979808182838485868788 89 90919293949596979899 Last »
Show 40 post(s) from this thread on one page

Powered by vBulletin® Version 3.8.3
Copyright ©2000 - 2014, Jelsoft Enterprises Ltd.