Я точно не знаю может или не может. Поэтому и спрашиваю. Мне представляется возможным 2 механизма.Сообщение от lvd
1. Вставляется 1 Wait state. Прецидент есть - IN/OUT всегда добавляют
1 Wait. Почему нет?
2. Первые 4 такта как всегда, но между М1 и след. циклом один такт вообще ничего снаружи не происходит.
Раз на самом деле (2), очень хорошо. А то лениво логический анализатор подключать![]()




Ответить с цитированием