Цифровая археология: 1801 и все-все-все

[Vslav]

Вряд ли. По фронту ACLO обычно запускается процессор после останова по сигналу DCLO.

Ну пока нет полной уверенности, но прерывание по перепадам ACLO реализовано как совершенно отдельная схема, независимая от DCLO. DCLO приходит в единственное место (другое), и срабатывает скорее как начальный пуск при условии активного ACLO. То есть - если нет DCLO то прерывания по ACLO вполне могут работать, логике не противоречит, ACLO это сигнал Power Fail от переменной сети (AC, внешнего источника питания), может кратковременно пропасть, потом появится, без нарушения постоянного питания (DC).
Еще странность нашлась, если процессор не ведущий (номер процессора не 0), то DMR и SACK всегда активны внутри (внешние сигналы DMR и SACK уходят в игнор).
Прерывания VIRQ также могут обрабатываться только ведущим процессором с номером 0 (высокие уровни на входах PA0, PA1), в ведомых процессорах этот вход маскируется. Вот так сделано, хотя можно было реализовать каждому процессору по своей цепочке IAKO.

[MM]

В 1801ВМ1 и 1801ВМ2 ( 1806ВМ2 ) вектора ACLO одинаковы - что положительный перепад, что отрицательный. А вот в 1801ВМ3 - это разные вектора.

[Vslav]

А генерируемый внутри вектор прерывания/исключения еще и от номера процессора зависит, аппаратный номер процессора постоянно заводится в разряды D4/D5 вектора, получается у каждого процессора своя собственная небольшая табличка векторов.

[Alex_K]

В 1801ВМ1 и 1801ВМ2 ( 1806ВМ2 ) вектора ACLO одинаковы - что положительный перепад, что отрицательный. А вот в 1801ВМ3 - это разные вектора.

В 1801ВМ2 прерывание ACLO (24 вектор) возникает только при обратном фронте сигнала ACLO. При прямом фронте возникает прерывание по включению питания, при условии, что процессор был остановлен сигналом DCLO. Если процессор работает, то при прямом фронте не возникает никакого прерывания.

[Vslav]

В 1801ВМ2 прерывание ACLO

Ну пока только 1801ВМ1 ковыряется, видно что есть две отдельные схемы фиксации как фронта так и спада ACLO, и выходы этих детекторов имеют две отдельные линии входа в приоритетный шифратор (маленькая матрица в правом нижнем квадранте на фото), там на этих входах явно есть транзисторы, то есть линии используются (неиспользуемые я уже отфильтровал), скоро буду моделировать этот шифратор, посмотрим что он выдавать на выходе будет (там дальше схема формирования вектора/адреса в АЛУ встроена, 8 или 16 разных векторов может выдать).
А вектор прерывания у фронта/спада ACLO может быть одинаков, там сигнал переактивации детекторов завязан на подтверждение прерывания и он у них общий.

[Vslav]

Взяли присоединили строб чтения старшей половины регистра вектора прерывания к земле, и 200 транзисторов оказались никому не нужны . Говорят что транзисторный бюджет был дорогой, но тут просто поленились (или не успели, или уже ВМ2 маячил в планах) как следует переделать топологию. И еще есть неиспользуемые транзисторы, в итоге выходит что до 3-х процентов схемы просто жрут энергию (даже в статике, это же n-МОП) и ничего полезного не делают.

PS. Осталось разобрать около 5 тыс транзисторов, из них более 3-х тысяч - "типа макароны", неупорядоченные схемы, это возни много. Картинко для привлечения внимания:



Беленькие точки - это разобранные и вставленные в схему транзисторы, зелененькие - еще не обработанные. Все еще достаточно печально.

[Vslav]

А что у 1801ВМ1 в PSW?
Насчет флагов, T-бита и разрешения прерываний/"приоритета" понятно. А вот старший байт интересный, разряды 13-15 куда-то шли, но потом их оторвали и бросили , они не влияют на остальную схему, просто читаются-пишутся. Разряд 12 тоже оторван, но сразу, никуда изначально не шел. Разряды 11 и 10 формируют какие-то запросы на исключение/прерывание (или как-то управляют ими). Разряды 9-8 жестко фиксированы на номере процессора (всегда установлены в значение на внешних ножках PA1/PA0).
Update: разряды 10 и 11 могли коммутироваться "перемычками" на разряды 5-6, вероятно это приоритет разрешения прерываний. Получается что биты 10 и 11 PSW подменяют биты 5 и 6.

[b2m]

Разряд 10 - признак пультового режима (HALT), который в ВМ1 не реализован.
Вот тут можно почитать подробнее (на том сайте много другой полезной информации).

---------- Post added at 13:56 ---------- Previous post was at 13:53 ----------

Там правда опечатка, видимо, пишется про разряд 8.

---------- Post added at 14:14 ---------- Previous post was at 13:56 ----------

По поводу старших 4-х бит.
Стандарт описывает их как
15,14 - текущий режим (user,supervisor,...)
13,12 - предыдущий режим (до переключения режима)
На практике могут использоваться и пары 14,12 или 15,13, а другие биты фиксированы в ноль или еденицу или просто копии, если процессор поддерживает только два режима.

---------- Post added at 14:24 ---------- Previous post was at 14:14 ----------

Разряды 8-11 стандартом не описываются, видимо они специфичны для конкретного процессора.

[Vslav]

Режима user/supervisor у ВМ1 тоже нет. Пультовой режим очень условный, "реализуется" через бит во внешнем регистре. Ну ОК, осталось до моделирования дожить, будет ясно как PSW.11 и PSW.10 влияют.
А те описания ВМ1 что есть в Сети - это какой-то винегрет неточностей, собрано в кучу все из разных мест.

[b2m]

По поводу бита 11 - он может отвечать за выбранный набор регистров (в ВМ1 опять таки не реализован). Становится понятным, почему для режима HALT выбран бит 10 - в этом режиме свои регистры PC и SP, и это можно считать признаком режима HALT.
Получается:
разряд 11 - выбор альтернативного набора регистров R0-R5
разряд 10 - выбор альтернативного набора регистров R6-R7 (SP,PC)