Потактовый клон i8080 на FPGA/CPLD

[Vslav]

Что в итоге получилось:
- убрана зависимость от фазы F1
- фаза F2 переведена на фронт, единая частота для всей системы
- добавлена шина Wishbone
- сохранение таймингов зависит от реализации внешней памяти. При чтении модель выставляет адрес на шину только в такте Т2, если память успевает выдать данные за такт то оригинальные таминги сохраняются. В моей примерной системе память регистровая, она умеет только за два такта, поэтому чтение всегда растянуто на один такт. При чтении используется бывший вход READY. При записи адрес выставляется также в такте Т2, но поскольку строб записи по факту будет в T3 тут не так критично. Торможение при записи (если вдруг внешний агент не готов) осуществляется общим разрешением клока (тот что был F2). Как ни странно, ресурсов это не забирает, что с разрешением, что без - практически одинаково
- результаты на плате DE0 (Cyclone EP3C16F484C6) - 104МГц clock, 607 LUTs and 187 flip-flops без оптимизации по скорости
- все это выложено в репозиторий

[AlexG]

ОФФТОП
planahead эта тоже полноценная среда разработки как ISE. По сути из planahead сделана VIVADO
те сперва Foundation потом ISE потом Planahead потом VIVADO. В конторе используют и xil и alt "в параллель" - посему осведомлён в причудах и того и другого. VIVADO только с 7 семейства. Нынче "сделана" ISE 14.7 для виндовс 10 и спартан 6 онли.

[Vslav]

Как оно конвертировалось, с точки зрения абстрактной логики, картинка:



Весь процессор ВМ80 можно представить как схему состоящую из двух групп защелок (latch), первая группа срабатывает от фазы F1, вторая от фазы F2. Между группами защелок имеются наборы логики, часть логических функций формирует выходные сигналы. Можно переписать логику так что она будет зависеть только от выходов группы защелок F2, и свести ее к единому набору, а защелки группы F2 непосредственно присоединяются к выходам группы F1. Далее остается только заменить группы защелок на регистры (flip-flops). Регистры являются нативными базовыми элементами FPGA и предоставляют уже готовую реализацию. Как видно из картинки, в схеме остались только элементы, срабатывающие по фронту F2, соответственно все выходные сигналы будут тоже синхронизированы с фронтом F2, что нам и требовалось для системы в FPGA. Внутренняя же логика обработки процессора осталась практически той же самой, все такты T и циклы М неизменны, их отлично видно на симуляторе.

Update: еще прикол в том что Wishbone достаточно простой, и почти совпадает с внешней шиной оригинального i8080 (если не цепляться к синхронности). В системе WB шину модели можно в пару строчек конвертировать в привычную шину.

[Mick]

Картинка для привлечения внимания

Скажи, а ты 580ВМ1 не планируешь также разобрать на транзисторы, как ВМ80?

[andreil]

Update: еще прикол в том что Wishbone достаточно простой, и почти совпадает с внешней шиной оригинального i8080 (если не цепляться к синхронности). В системе WB шину модели можно в пару строчек конвертировать в привычную шину.

С этого места поподробнее, я записываю
В моей реализации Ориона, например, сигнал DSYN формируется как "cpu_rd or cpu_wr", а в оригинальной реализации - задержанный на 1 такт F2 сигнал SYNC от процессора.
Глядя на сигналы и комментарии к ним, понимаю, что надо плясать от wb_tgc_o и wb_we_o, но что там ещё надо намешать - хз даже =/

- - - Добавлено - - -

Скажи, а ты 580ВМ1 не планируешь также разобрать на транзисторы, как ВМ80?

А при реверсе сперва как раз на транзисторы и разбирается в любом случае
Потом уже по схеме восстанавливается логика.

[Vslav]

Скажи, а ты 580ВМ1 не планируешь также разобрать на транзисторы, как ВМ80?

Пока запланировано только фото. Я сейчас делаю новый микроскопный столик, моторизованный, двухкоординатный, с простеньким гониометром. Это упростит процесс фотографирования, как доделаю - отсниму кучку накопившихся микросхем.

[andreil]

Пока запланировано только фото. Я сейчас делаю новый микроскопный столик, моторизованный, двухкоординатный, с простеньким гониометром. Это упростит процесс фотографирования, как доделаю - отсниму кучку накопившихся микросхем.

Это хорошо, будет работы людям надолго
Я вот думаю изучить топологию КМОП и прочие, что бы присоединиться к реверсу ВГ93, а то тема совсем заглохла =/

[Vslav]

С этого места поподробнее, я записываю
В моей реализации Ориона, например, сигнал DSYNC формируется как "cpu_rd or cpu_wr", а в оригинальной реализации - задержанный на 1 такт F2 сигнал SYNC от процессора.

На DSYN, фазы и прочее - забить. Можно использовать сигналы типа гангнам ВК28-стайл:

nMEMRD = ~(wb_stb_o & ~wb_we_o & ~wb_tgc_o[1] & ~wb_tgc_o[4]);
nMEMWR = ~(wb_stb_o & wb_we_o & ~wb_tgc_o[1] & ~wb_tgc_o[4]);
nIORD = ~(wb_stb_o & ~wb_we_o  & wb_tgc_o[1] & ~wb_tgc_o[4]);
nIOWR =~(wb_stb_o & wb_we_o  & wb_tgc_o[1] & ~wb_tgc_o[4]);
nINTA = ~(wb_stb_o & wb_tgc_o[4]);

Ну и wb_ack_i теперь заменяет бывший READY, подать туда постоянно высокий и получить обычный процессор с шиной ISA8
Теги wb_tgc_o стабильны на протяжении всего цикла обмена и содержат всю информацию что выводил раньше ВМ80А при активном DSYN - M1, IO, stack, INTA и прочее. Убраны только ненужные подтверждения прерываний в момент останова, ну и защелка по DSYN теперь просто не нужна.

Update: осталось еще клок-модератор прикрутить, чтобы оригинальный режим при низкой тактовой работал - то есть шина останется быстрая, а само ядро сможет жужжать медленно, хоть на родных 2.5МГц, не тормозя при этом остальную систему.

[Vslav]

Добавил клок-модератор. Теперь легко эмулируется любая низкая частота, без понижения частоты системной шины. Можно три часа гнать экзорциста как на оригинальном процессоре, а можно дернуть тублер и пройти тест на сотке за две с половиной минуты. Причем тумблер можно перекидывать "на лету", в любой момент.

[Vslav]

Поправил выход из режима halt по прерыванию. В книжке было написано что выход из halt только по сбросу, а реально оно должно выходить и по прерыванию. Я про это забыл, сегодня вот изучал исходники КСМ, увидел там инструкцию hlt, пришлось вносить правки в корку