Потактовый клон i8080 на FPGA/CPLD

[Titus]

Еще раз хочу заметить для всех, кто реверсирует - есть два типа интересующихся людей. Первые - это хардварщики, которые хотят повторить это в ПЛИС и тому подобном. А есть программисты, которые хотят повторить это в эмуляторах. Даже есть третий тип - программисты, которые хотят знать, как точно работает та или иная микруха.
Поэтому убедительная просьба не переводить полученные данные только во всякие Verilog'и, а выкладывать еще и принципиальные схемы.

[HardWareMan]

Originally Posted by Titus

Поэтому убедительная просьба не переводить полученные данные только во всякие Verilog'и, а выкладывать еще и принципиальные схемы.

Всякие верилоги нужны как раз программистам. :3 Схемный ввод никто не отменял. Например, первый удачный реверс PPU от денди именно таким и был:

[Titus]

Originally Posted by HardWareMan

Всякие верилоги нужны как раз программистам. :3

Может каким-то и нужны, но я верилогов совсем не понимаю.
А схему понимаю.

[HardWareMan]

Originally Posted by Titus

Может каким-то и нужны, но я верилогов совсем не понимаю.

Что их там понимать то? Не сложнее этих ваших С.

[Vslav]

Originally Posted by cpg

Кто чем "сшивает" изображения?

Hugin. Но BarsMonster полуфабрикатами обычно не делится - сам сшивает

Originally Posted by cpg

Кто чем векторизует?

Sprint Layout 6.0
Это такая простенькая программка для рисования печатных плат. Позволяет фоном поставить две фотографии и уже прямо поверх них рисовать проводнички, контактные площадки и прочий арт. Полученные вектора выводятся в формате gerber. Дальше - по желанию. Лично я импортирую герберы в PCAD, заменяю ячейки на компоненты и средствами автоматической обратной аннотации получаю принципиальную схему. Но почти в нечитаемом виде, приходится долго сидеть в схемном редакторе и приводить в "человеческий" вид, с автоматической проверкой списка цепей, разумеется - это исключает внос ошибок. Радует только что инструментарий именно для редактирования топологии и схем "заточен", иначе вместо удовольствия было бы мучение.

[cpg]

Спасибо за ответ.
А что за инструмент в pcad-2004 присутствует "автоматической обратной аннотации"?
И почему именно pcad 2004?

[Vslav]

Originally Posted by cpg

А что за инструмент в pcad-2004 присутствует "автоматической обратной аннотации"?
И почему именно pcad 2004?

Просто я когда-то выполнял обязанности конструктора печатных плат (и чтец и жнец и на дуде игрец ), поэтому относительно неплохо знаком с этим софтом. Он не слишком сложный, имеет удобные редакторы схемы и топологии, и в то же время достаточно развитый - много возможностей, я даже многослойные скоростные платы в нем до сих пор иногда проектирую.

Средства прямой и обратной аннотации есть в почти любом "приличном" пакете для разработки печатных плат. Сделано это для сквозного контроля процесса проектирования. Прямая аннотация - это когда вносятся изменения в схему, и потом их автоматически можно внести в топологический проект платы. И наоборот - обратная аннотация, это когда вносим изменения в топологию платы (с изменением электрической схемы) и эти изменения автоматически можно перенести в рисунок схемы.
В случае с БМК это выглядит так - на топологию добавляем компонент, и после обратной аннотации он автоматически появляется в схеме. Затем запускаем операцию реконнекта - она ищет в топологии "висящие" проводники и автоматически появляются цепи, ну и в схеме после обратного переноса соответственно тоже. Это гораздо быстрее и безошибочнее чем делать все руками.

---------- Post added at 10:07 ---------- Previous post was at 10:03 ----------

Originally Posted by HardWareMan

Что их там понимать то? Не сложнее этих ваших С.

Программисты обычно сложно в HDL въезжают. Дело ведь не только в синтаксисе. Язык С процедурный, в нем описываются действия. А Verilog, хотя синтаксически и выглядит как C, описывает элементы и связи.

[HardWareMan]

Originally Posted by Vslav

Программисты обычно сложно в HDL въезжают. Дело ведь не только в синтаксисе. Язык С процедурный, в нем описываются действия. А Verilog, хотя синтаксически и выглядит как C, описывает элементы и связи.

В любом языке можно написать так, что через месяц не въедет даже сам создатель этого кода, даже при наличии описания. Например, насколько сложно въехать программисту в этот небольшой пример?

reg [31:0]A[1:0];
reg B[31:0];
reg [31:0]Count;

function [31:0]ROL9;
input [31:0]D;
begin
	ROL9[31:0] = {D[22:0],D[31:23]};
end

always @(posedge Clk) begin
       A[0] <= 32'h85483A73;
       B <= Count[31:0] + 32'hF67CCBB8;
       A[1] <= ROL9(A[0] + B);
end

[HardWareMan]

Вот этот кусочек:

Если предыдущая догадка верна и внизу здесь IR, а над ним дешифрация, то можно предположить, что каждая секция дешифратора это отдельный машинный цикл?

[Bolt]

Originally Posted by HardWareMan

Вот этот кусочек:

Если предыдущая догадка верна и внизу здесь IR, а над ним дешифрация, то можно предположить, что каждая секция дешифратора это отдельный машинный цикл?

В Z80 каждый выход декодера (здесь это горизонтальные линии металлизации) это какая-то инструкция или группа по маске, например, 00xxx101 - декремент регистра, или 00xx1001 - add HL,RR. Они дополнительно группируются, а потом уже около сотни многовходовых элементов, на которые заведены в том числе циклы и такты. Их выходы это уже и есть (почти) управляющие сигналы АЛУ, регистров и прочего. "Секции" в нём тоже есть, но это, видимо, просто питание так заведено на дешифратор.

---------- Post added at 17:07 ---------- Previous post was at 16:38 ----------

Originally Posted by Titus

...убедительная просьба не переводить полученные данные только во всякие Verilog'и, а выкладывать еще и принципиальные схемы.

Согласен. Схема наглядней Verilog'а, но всё-таки в тексте таскать туда-сюда куски схемы мне показалось проще. Поэтому в конце я (или может кто-то другой) всё равно переведу в схему, но она не будет один в один как на кристалле, там есть много мест, в которых можно повысить наглядность и читаемость. Например, тот же счётчик циклов. У него очень закрученные условия инкремента/сброса, но в результате упростил до (условно) "(цикл1 И такт3 И выход_декодера) ИЛИ (цикл2 И такт4 И выход_декодера) ИЛИ ...". То есть изначально оно наверное так и было, но её "сжали" чтобы было меньше транзисторов.

---------- Post added at 17:14 ---------- Previous post was at 17:07 ----------

Originally Posted by HardWareMan

Мне проще понимать "тактируемый D триггер" (например 555ИР23) и "прозрачная защелка" (555ИР22). Первый работает строго по перепаду, второй прозрачен всегда, пока действует условие и защелкивает когда условие не действует.

Z80 в основном построен на "прозрачных защёлках", описываю их так:

always @(*) if (clk)
begin
   ...
end

iverilog (симулятор такой) понимает правильно, Quartus вроде тоже.