Экспериментальные процессорные модули 2х1801ВМ1 и 1801ВМ2

[Vslav]

В-общем, дело не в процессоре оказалось, вернее не только в нем.
Прицепил железный анализатор (достаточно хлопотно цеплять его) и в итоге пришел к ловле события по срезу выхода HLTM процессора. И вот когда наступает переход в пульт (срез на HLTM), оказывается-то фронта EVNT близко нету, но EVNT всегда низкий. Стал копать а что же есть, и оказалось что ACLO падает на 4 такта CLK, далее процессор выбирает слово по 173000 и пытается на это слово перейти (это следующий вопрос почему так), там нечетный адрес (код инструкции перехода 0137) и уже честный уход в пульт со стеком 20000.

Ложный короткий АCLO формируется MAX3064, в котором внутри расположен сдвиговый регистр. На входе CLK этого MAX3064 из-за работы процессора формировалась помеха, в итоге вместо одного такта считалось два и в сдвиговом регистре оказывался вместо DCLO/ACLO значения HALT/EVNT. EVNT был нулевой и попадал на ACLO. Сдвиг производится с частотой CLK, вывод значений на выходы CLK/4.

Вот такая ситуация, процессор работает, создает помеху, но не себе, а рядом расположенной быстрой CPLD, которая охотно ее ловит. Вылечилось конденсатором 39пФ непосредственно на входе MAX3064. А вообще виноват Terrasic с его идиотской цоколевкой разъема, где земля и клок разнесены изрядно, когда трассировал платы модулей мне это очень не понравилось. Добавлялось 10пФ на шину, степпинг - все это помеху снижало, вероятность глюка на клоке MAX3064 снижалась. Но не обнуляло, поэтому поменяли частоту, режим процессора сменился, помеха сменилась и стала снова проявляться.

Сейчас все успешно работает, проверил с тремя процессорами, на 4-х частотах.

Следующий вопрос - максимальная производительность. Подсчет Пи 1000 знаков, EIS On:
4MHz - 63.22 сек, минимальный цикл 3 такта


5MHz - 56.04 сек, минимальный цикл 4 такта (не успевает установка RPLY на первый фронт CLK)


6.25МНz - 47.08 сек, минимальный цикл 5 тактов (не успевает установка RPLY на первый фронт CLK и снятие RPLY)


7.14MHz - 41.52 сек, минимальный цикл 5 тактов (не успевает установка RPLY на первый фронт CLK и снятие RPLY)


В-общем, есть смысл еще побороться за быстрый RPLY - 1801ВМ3 может выбирать и исполнять инструкции регистр-регистр за 3 такта, поэтому заявленные 2млн/сек при частоте 6МГц не выглядят байкой.

- - - Добавлено - - -

Т.к. эта БИС до сих пор имеется в составе ВС РФ, в открытых источниках нет по ней почти никакой информации.

Так что, реверсить не будем? А то ветку закроют?

Диаграмму сваливания по таймеру можно ?

[]
Но это не совсем сваливание, это так таймер в пульте обрабатывается, оказалось. То есть, на момент прихода st_irq (таймер) процессор уже в пульте.

10 пф на АДх - мало. Надо не менее, чем тройную емкость 1 трека АДх - а она заведомо больше 20 пф будет.

Помеху от процессора уменьшило, поэтому и эти 10пФ снимать не буду пока. Самому процессору, видимо, все равно - он по слишком медленной технологии сделан чтобы успевать ловить такие короткие импульсы.

Насчет текста теста - лучше его в DESS вывести, а сюда поместить скриншот DESS.

В архиве есть исходник, компилирутся MACRO-11 под RT-11 в эмуляторе Patron-a, можно собрать и поместить куда нужно, скриншотом не отделаться - он там большой.

[MM]

Сигнал ACLO обрабатывается по-разному - в начале и конце импульса.
Кстати, по адресу 173000 должен располагаться исполняемый код, и число 137 - это всё-таки команда JMP #@......

В ТО говорилось о необходимости выполнять весь обвес 1801ВМ3А-6 на 530-й серии и минимальных резисторах-подтяжках, для получения максимального быстродействия.

- - - Добавлено - - -

Добавлю. Определить точную группу "А" кристаллов 1801ВМ3 можно по-цеховому - проц включается в норм. режим, на 6 мггц и меряется его ток потребления.
Реальные образцы группы "А" отлично гонятся до 7.5 мгц и при этом не нуждаются ни в обдуве, ни в теплоотводе, причем на 7.5 мгц ( в корпусе, разумеется ).
Весьма важный фактор - наряжение подложки. Если она закорочена на общий - будет гиганский ток потребления, до 0.5 а и более.

[hobot]

скриншотом не отделаться - он там большой.

Смотря где его делать, если в эмуляторе Patrona там надо ползунок установить
принудительно на самый верх, тогда с момента запуска системы будет рулон скопирован в буфер.

[Vslav]

Посканировал на чтение область системных регистров (170000-177776), ничего особенного в 1801ВМ3 не нашлось:

172300/077516	SYS_PDR0
172302/077516	SYS_PDR1
172304/077516	SYS_PDR2
172306/077516	SYS_PDR3
172310/077516	SYS_PDR4
172312/077516	SYS_PDR5
172314/077516	SYS_PDR6
172316/037516	SYS_PDR7

172340/007777	SYS_PAR0
172342/007777	SYS_PAR1
172344/007777	SYS_PAR2
172346/007777	SYS_PAR3
172350/007777	SYS_PAR4
172352/007777	SYS_PAR5
172354/007777	SYS_PAR6
172356/007677	SYS_PAR7

172512/007777	DM_PARH2
172516/177717	DM_SR3

177572/000000	DM_SR0		(error register)
177574/000000	DM_SR1		(always 0)
177576/001636	DM_SR2		(command address)

177600/077516	APP_PDR0
177602/077516	APP_PDR1
177604/077516	APP_PDR2
177606/077516	APP_PDR3
177610/077516	APP_PDR4
177612/077516	APP_PDR5
177614/077516	APP_PDR6
177616/077516	APP_PDR7

177640/007777	APP_PAR0
177642/007777	APP_PAR1
177644/007777	APP_PAR2
177646/007777	APP_PAR3
177650/007777	APP_PAR4
177652/007777	APP_PAR5
177654/007777	APP_PAR6
177656/007777	APP_PAR7

177776/000004	PSW

- - - Добавлено - - -

Быстрое снятие RPLY оказалось просто перенести в MAX3064 на плате модуля. Теперь новые циклы начинаются быстро, без пропуска такта при высоком SYNC, на 6МГц обеспечивается 1.5Мипс регистр-регистр. На частоте 7.14 МГц 1000 знаков Пи стало считаться 39,66 секунды, вместо 41,52, прирост реального быстродействия около 5 процентов. Диаграмма пачки инструкций mov R0, R1 выглядит теперь так (быстрое снятие RPLY тут не видно явно, это сигналаы на шлейфе с платы DE0, а не на процессоре, но длительность цикла уменьшилдась до 4 тактов):

[Patron]

...

Надо бы ещё снять осциллограмму чтения, записи и модификации регистра 177706 процессора 1801ВМ1.

[Vslav]

"неуклонно растет процент жиров в масле" (с)
Чтение по Wishbone можно запускать сразу, как только обнаружен спад ~SYNC. Внутренняя шина DE0 успевает завершить чтение еще до активации DIN, остается только его дождаться и выдать данные на внешнюю шину. В итоге для 1801ВМ3 достигнута ultimate performance - 3 такта на инструкцию регистр-регистр, что для 6МГц составляет 2Мипс. Впрочем, все прекрасно разгоняется и работает на 7.14 с теми же тремя тактами:



RPLY на диаграммах ранний, означает внутреннюю готовность данных, на вывод процессора подается этот сигнал OR-енный с DIN/DOUT чтобы процессор RPLY раньше времени не увидел.
1000 знаков Пи стало считаться на 7,14 за 37,32 секунды - еще 5 процентов улучшение.

Посмотрел статью в МПСС'86 номер 4, там таки написано что производительность при 6МГц - 2млн операций, на данном модуле с 1801ВМ3 такая производительность достигнута. И результаты по вычислению Пи показывают что ВМ3 по эффективности на такт вполне превосходит J11.

- - - Добавлено - - -

...
Надо бы ещё снять осциллограмму чтения, записи и модификации регистра 177706 процессора 1801ВМ1.

Они все для регистров 1777xx одинаковы - RPLY формируется одинаково, одна особенность - для 177702 иногда может не отвечать. Диаграмма: []
Смотреть на st_ar - это RPLY транслированный прямо с ножки процессора. st_rply - это то что плата отвечает. Видно что при обращении к 177706 st_ar есть, а st_rply - нет.

Обновленная Версия 1.2c

[Patron]

.

Из осциллограмм следует, что между циклом DATIO и следующим за ним циклом DATI у процессора 1801ВМ1 не остаётся времени на снятие сигнала BSY.

На осциллограммах этот сигнал не показан, поэтому интересно, что конкретно происходит на реальной шине с сигналом BSY после цикла DATIO.

[Vslav]

.
Из осциллограмм следует, что между циклом DATIO и следующим за ним циклом DATI у процессора 1801ВМ1 не остаётся времени на снятие сигнала BSY.
На осциллограммах этот сигнал не показан, поэтому интересно, что конкретно происходит на реальной шине с сигналом BSY после цикла DATIO.

Так и происходит, процессор не снимает BSY: []
Смотреть на сигнал st_ar, на данной диаграмме на него заведен BSY с процессора.

[Vslav]

Скрытый текст

[свернуть]

Такая вот красота сегодня приехала, будет натуральный стимпанк.

[zx_]

Vslav, что на такой красоте в конце концов должно получиться?