Это такие зеленые с дредами ???Сообщение от heroy
Это такие зеленые с дредами ???
Ага
Люди интересно ведь время доступа в SIMM 30pin позволяет сделать прозрачный доступ к памяти и на частота 7Mhz. Это вопрос кто нибудь расматривал?
Несколько не так.
Логика работы этой схемы следующая:
- Если прерывания запрещены, то после окончания импульса КС (Кадровой Синхронизации) при завершении цикла М1 устанавливается низкий уровень INT, затем в течение еще одного цикла M1 удерживается и по окончании третьего цикла М1 выставляется высокий уровень INT до прихода следующего КС.
- Если прерывания разрешены, то после окончания импульса КС при завершении цикла М1 устанавливается низкий уровень INT. А дальше возможны два варианта:
а) машинный цикл М1 был единственным или последним в исполняемой инструкции. При этом в цикле подтверждения маскируемого прерывания генерируется специальный цикл M1, а далее во время обработки прерывания, первый машинный цикл М1 восстанавливает высокий уровень сигнала INT.
б) машинный цикл М1 был первым из двух в исполняемой инструкции. При этом во втором цикле М1 исполняемой инструкции уровень INT остается низким. Далее во время подтверждения маскируемого прерывания генерируется специальный цикл M1, который восстанавливает высокий уровень сигнала INT.
Необходимость обработки варианта "б)" и привела к тому, что для полного цикла генерации прерывания необходимо три цикла М1. Минимальная длительность INT равна двум циклам М1 (промежуток между первым М1 и вторым плюс между вторым и третьим). Или 2*4*1/3.5 = примерно 2.3 мксек (с запрещенными прерываниями).
Главным недостатком приведенной схемы является не «слишком короткое» или «плавающее по длительности» прерывание (INT), а зависимость времени его начала от положения текущего цикла М1 (относительно КС).
Но есть и плюс. Такая схема работает одинаково и в обычном и турбо-режимах.
Я уже писал в одном из тредов, что турбирование Кворумов с SIMM
прекрасно выполняется без циклов WAIT.
Для увеличения длительности цикла чтения памяти рекомендуется
формировать сигнал /RDMEM не из /RD, а из инверсного /WR.
Единственное НО, не все 4-х мегагерцовые процессоры Z80 работают на 7 Мгц.
Лучше ставить 6-и или выше.
Последний раз редактировалось caro; 18.01.2006 в 08:49.
Вот тут немного запарился с кадровой разверткой
Начитался гостов по стандарту телевизионного сигнала и лутьше бы я их не читал.
Вот примерно какой цикл развертки по вертикали я вижу, поправте если че не так. (Цилк развертки по схемному начинается в первой строки изображения)
0-191 (192 строки) Непосредствеено изображение
192-239 (48 строк) Нижняя часть бордюра
240-263 (24 строки) Фактически область гашения
240-242 (3 строки) Кадровый синхроимпульс (вот тут не уверен)
264-311 (48 строк) Верхняя часть бордюра
2heroy: Хотел спросить. Ты работал схемным вводом? Файлик с кодом на Verilog - это твой и Quartus?
С любовью к вам, Yandex.Direct
Размещение рекламы на форуме способствует его дальнейшему развитию
Я взял изначально схему KAY и перевожу ее на Verilog с соответствующими изменеиями для видеорежимов и расширения функциий. Схемный ввод не рекомендуется использовать, так как компилятор пользуется стандартными библиотеками которые совсем не предназначены для эфиктивного использования в ПЛИС, возникают
статические и диннамические риски, выпады сигнала, которые средство синтеза не может устранить, плюс схемный ввод задает жесткие ограничения на реализацию. Попробуй введи схему синхргенератора
и посмотри что выйдет, на сайте sblive.narod.ru в проекте ANT-1024HD к примеру схема может работать (по расчетам CAD) на частоте 7НГц плюс очень много переходных процессов.
Для дискретной логики это не так критично, а для современных микросхем где частота переключения тригера может без проблем достигает 100МГц эти риски и выбросы могут превести к нестабильной работе и даже полной неработоспособности схемы
Последний раз редактировалось ZEK; 18.01.2006 в 15:47.
Бо, такого подробного ответа я не ожидал, огромное спасибо. Можно в личку стукнутся по поводу Verilog'а и VHDL?
Естественно
Конечно если использовать в квартусе эмуляцию микросхем серии 74ls..., то будет неэффективно, а если макро и мегафункции или отдельные логические элементы, то будет очень даже эффективно (т.к. внутри это транслируется в AHDL). Попробуй например эффективно описать память на верилоге (не любой компилятор ее распознает (Leonardo, Sinplify и т.д., а квартус тем более), а если использовать библиотечный компонент от альтеры (хоть в коде верилога, хоть в схеме), то реализация будет эффективной
Эту тему просматривают: 1 (пользователей: 0 , гостей: 1)
Ваши права
Ответить с цитированием
