До кучи, нашёл ещё вот такие снимки:
https://commons.wikimedia.org/wiki/F...801VM1_die.JPG
https://commons.wikimedia.org/wiki/F...801VM2_die.JPG
https://commons.wikimedia.org/wiki/F...801VM3_die.JPG
https://commons.wikimedia.org/wiki/F...806VM2_die.JPG
И общая галерея Pauli Rautakorpi:
https://commons.wikimedia.org/wiki/User:Birdman86
Угу, я по ВМ1 такую картинку рисую, по ВМ2, соответственно, тоже будет, по окончанию реверса.Сообщение от NovaStorm
Из ТО на ВМ2 картинка правильная, только моя фотография перевернута на 180 градусов. Видимо, правильная ориентация фотографии - по надписи "1983", но она на реверс не влияет и я ее смело игнорирую.
На моем фото два поля слева вверху - верхнее поле это products - логические произведения (and), нижнее поле - это SOP-ы - sum-of-products - суммы (or) логических произведений (выходов верхней части). Выходы нижней части подаются с программируемой полярностью (то есть еще можно опционально задавать инверсию выхода) на защелки, вместе все это образует ПЛМ, со структурой, аналогичной PAL/GAL. Только оно масочное (не программируемое пользователем) и разрядность очень большая.
Справа вверху на фотографии тоже ПЛМ-ка, только поменьше - это предварительное декодирование кода инструкции. Слева примерно чуть ниже середины можно найти ПЛМ приоритетного шифратора прерываний. Нижнюю половину фотографии занимает операционный блок (АЛУ/блок регистров). Самый ужас - схемы управления, они нерегулярные, долго и занудно их реверсить - на серединке фотографии.
Википедии в этом вопросе особой веры нет - туда перекочевали цифры данные изготовителем по мифическим интегральным элементам, а как показали ВМ1 и ВМ2 - элементы за транзисторы считать нельзя, и коэффициента пересчета постоянного тоже нет. Надо открывать и смотреть на сам кристалл.
Vslav, у вас же это описание есть ?
http://zx-pk.ru/showthread.php?t=17284
To All: Выложите файлики еще раз пожалуйста ?
Так вот же: http://www.felixl.com/1801VM2SPECS.zip
Да, есть. Помогло с реверсом ВМ1, архитектура практически такая же.
http://archive.pdp-11.org.ru/BIBLIOTEKA/1801VM2SPECS/
С любовью к вам, Yandex.Direct
Размещение рекламы на форуме способствует его дальнейшему развитию
Задокументировал выполнение чтения процессором 1801ВМ1. Ниже приведена диаграмма выполнения микропроцессором цикла чтения данных по шине МПИ в качестве ведущего устройства. Пунктирными линиями показано состояние высокого импеданса. Обычно в системе на линиях магистрали имеются подтягивающие резисторы, поэтому можно полагать что в эти моменты времени присутствует напряжение высокого уровня, все управляющие сигналы при этом принимают неактивное значение, на шине адрес/данных устанавливается нулевое значения, поскольку шина инвертирована.
Также указана привязка установки и снятия управляющих выходов к фронтам тактового сигнала, при этом не учитывается внутренняя задержка, которая может достигать десятков наносекунд и, при высоком значении тактовой частоты, может быть сравнимой с длительностью такта.
В такте Т0 на магистрали МПИ нет ведущего устройства, обмен не выполняется, полагаем это состояние исходным. По срезу Т1 микропроцессор осуществляет захват магистрали (процесс арбитража будет рассмотрен позже), при этом разрешается управление выходами nWTBT, nDIN, nDOUT, nIAKO, A/D. Сигнал nBSY принимает активный низкий уровень, на шине адреса/данных устанавливается адрес читаемых данных. Выход сигнала nSYNC остается запрещенным - это особенность К1801ВМ1, для корректной работы требуется внешний подтягивающий резистор. На выходе nWTBT установлен высокий уровень, что означает выполнение операции чтения. По срезу Т2 на выходе nSYNC формируется активный низкий уровень. По фронту Т2 выставленный адрес снимается с шины и выводы переводятся в высокоимпедансное состояние, также выставляется активный низкий уровень на линии nDIN, далее микропроцессор переходит в состояние ожидания данных и сигнала подтверждения nRPLY от ведомого устройства. При этом запускается специальный таймер монитора шины, который осуществляет счет с частотой CLC/8. Если сигнал подтверждения nRPLY не будет получен в течение 56..64 тактов CLC, то цикл обмена прерывается и возникает программное исключение по вектору 048. Разброс в величине таймаута связан с тем что фаза предделителя частоты CLC/8 при запуске таймера не обнуляется - предделитель считает непрерывно.
На диаграмме в такте Т4 внешнее устройство выставляет данные, которые подлежат считыванию микропроцессором, и затем, по прошествии некоторого интервала формирует активный низкий уровень сигнала подтверждения nRPLY. В общем же случае, согласно ГОСТ 26765.51-86, актуальные данные должны быть выставлены ведомым устройством не позднее чем 200 нс после среза активации сигнала nRPLY. На диаграмме момент выставления nRPLY, который определяется внешним устройством, намерено показан после фронта T4. Микропроцессор фиксирует сигнал на своем входе nRPLY по фронту тактового сигнала, при обнаружении активного низкого nRPLY два фронта тактового сигнала подряд (на приведенной диаграмме это T5 и T6, два цикла нужны так как данные от ведомого устройства могут запаздывать на интервал до 200 нс относительно активации nRPLY), цикл обмена полагается законченным, по фронту T6 фиксируются читаемые данные и передаются внутренним схемам процессора, снимается активный сигнал nDIN и останавливается таймер монитора шины, затем происходит переход в ожидание снятия активного сигнала nRPLY. При этом по срезу тактового сигнала осуществляется детектирование неактивного высокого уровня nRPLY и при обнаружении такового запрещаются выходы управляющих сигналов nDIN, nDOUT, nWTBT. Далее, еще через один такт происходит снятие сигнала nBSY и выставление высокого уровня сигнала nSYNC. На диаграмме фронт сигнала nRPLY обнаруживается по срезу Т7, а снятие сигналов nSYNC и nBSY происходит по срезу Т8. Высокий неактивный уровень nSYNC удерживается в течение одного такта и по срезу Т9 выход переходит в высокоимпедансное состояние, микропроцессор перестает выполнять роль ведущего устройства, магистраль полагается незанятой. Следует отметить, что таймер монитора шины в состоянии ожидания деактивации nRPLY не работает, поэтому имеется теоретическая возможность зависания системы.
Микропроцессор К1801ВМ1 чтение данных всегда выполняет 16-битными словами. Если требуется только один из байтов, то ненужные разряды игнорируются. Также микропроцессор выставляет адрес "как есть", и чтение слов по нечетному адресу может приводить к некорректно прочитанным данным, поскольку внешняя память и устройства обычно не поддерживают такой режим.
Последний раз редактировалось Vslav; 07.10.2015 в 12:56.
В общем случае это неправильно. Стандарт Q-Bus допускает выставление сигнала RPLY максимум за 200 нс до выставления данных:
Стандарт МПИ в точности копирует это требование:
Именно поэтому перед считыванием данных выполняется такая большая задержка.
Кстати, тестирование показало, что даже сам 1801ВМ1 при чтении его регистров выставляет RPLY раньше данных:
Скрытый текст
[свернуть]
Последний раз редактировалось Patron; 07.10.2015 в 12:13.
Да, спасибо за уточнение, внесу его.
Пост выше является копипастой из составляемого сейчас документа, там есть фраза что работа внешних устройств регламентируется ГОСТ-ом , а документ сосредоточен на особенностях процессора. Поэтому акцента когда и чего делает ведомое устройство тут нет.
Но всё же может быть интересно уточнить тайминги выставления сигнала RPLY процессором 1801ВМ1 при обращении по шине МПИ к его регистрам - это ведь тоже особенность процессора.
---------- Post added at 12:32 ---------- Previous post was at 12:27 ----------
В документе не грех и уточнить, что значительная задержка между приёмом RPLY и считыванием данных выполняется процессором 1801ВМ1 не потому, что так захотели разработчики, а потому, что только так можно соблюсти стандарт, предусматривающий возможность выставления RPLY внешним устройством задолго ДО выставления данных.
---------- Post added at 12:41 ---------- Previous post was at 12:32 ----------
Ещё один интересный момент, относящийся к особенностям процессора 1801ВМ1 - содержащееся в ТУ ( по утверждению разработчиков ) обязательное требование выравнивания сигнала RPLY на входе процессора по фронту такта CLC при помощи внешней обвязки. С учётом этого требования изображать сигнал RPLY на входе процессора лучше всего на фронте следующего такта CLC после выставления данных внешним устройством.
Последний раз редактировалось Patron; 07.10.2015 в 12:43.
Эту тему просматривают: 1 (пользователей: 0 , гостей: 1)
Ваши права
Ответить с цитированием
