Цифровая археология: 1801 и все-все-все

[Woxem]

Вопрос изучается.
В переходнике потребуется несколько мелких ИС :
1. Делить такт на 2
2. Стробировать RPLY
3. Фиксировать РНП - т.е. адрес пуска будет определятся в переходнике.
4. Тайминг МПИ будет фиксированным, т.к. у ВМ1 нет входа AR.
*
5. И переписать софт под ВМ1 - т.к. ВМ2 использует таблицу векторов в скрытой области адресации, определяемой сигналом SEL - т.е. ВМ1 адресует 64 Кайт, а ВМ2 - 128 Кбайт по факту.
Либо какое-то аппаратное решение по режиму пульта ВМ1.

Есть желание помочь? У меня просто есть все на руках для этого и 3 процессора на случай не работы одного из них

[Vslav]

Дорисовал схему 1811ВТ1, начал добавлять матрицы ВУ2 и ВУ3, но пока без ВТ1.
Начало помирать в тесте невалидных инструкций на 170007 (невалидная FPP), нашел ошибку - прошло базовый тест JKDBD0 со всеми добавленными матрицами. Интересно будет посмотреть как детектится нерабочий FPP с отсутствующим ВТ1 - там находятся все плавающие регистры.

[xolod]

Vslav, скажите пожалуйста а в синхронной модели vm2_wb.v (1801ВМ2) как дела обстоя дела с частотой работы ядра процессора и его внешней шины в сравнении с железным 1806ВМ2?

[Vslav]

Vslav, скажите пожалуйста а в синхронной модели vm2_wb.v (1801ВМ2) как дела обстоя дела с частотой работы ядра процессора и его внешней шины в сравнении с железным 1806ВМ2?

Я про 1806ВМ2 знаю точно то же что и все, только то что есть в открытом доступе.
Входная тактовая частота подается на 1801/1806ВМ2 подается на вход CLCI.
На выходе CLCO выдается частота ядра, для 1801 - это половина CLCI, для 1806 - равна CLCI.
Внутри 1801ВМ2 CLCI практически нигде не используется, просто делится пополам и генерирует
сигналы с частотой CLCO с разными фазами и все. Поэтому CLCO определяет частоту ядра и всех остальных блоков процессора, там внутри нет ничего работающего на частоте CLCI. Модель 1801ВМ2 тоже использует только CLCO, которая совпадает с CLCI (нет деления пополам) и которая достигает 100МГц и выше.

[Vslav]

Написал MMU/FPP, прикрутил к асинхронной модели, потихоньку отлаживаю, запускаю заводской тест MMU - jkadad
Сначала умирала так:

CJKDAD0 KTF11-AA MMU DIAG.
SR2 NOT TRACKING CORRECTLY
SR2 WAS EXPECTD TESTNO  ERRORPC
0

Поправил шину данных, стала умирать так:

CJKDAD0 KTF11-AA MMU DIAG.
UNEXPECTED CPU TRAP TO LOC. 004
OLD PC  OLD PSW R6 WAS  TESTNO  ERRORPC
037 06  000 002112

Поправил логику SR2:

CJKDAD0 KTF11-AA MMU DIAG.
MEM. MGMT. REG. BITS NOT SET CORRECTLY
REGISTR WROTE   READ    READ-(BINARY)
ADDRESS (OCTAL) (OCTAL) 5432109876543210  TESTNO  ERRORPC
172340  077777  000000  0000000000000000  000015  022352

Добежало аж до 15-го теста и умерло на тестировании чтения-записи PAR.

Починил чтение (забыл шину от PAR/PDR/FPP на выход dc304 протянуть) стало так:

CJKDAD0 KTF11-AA MMU DIAG.
UNEXPECTED CPU TRAP TO LOC. 004
OLD PC  OLD PSW R6 WAS  TESTNO  ERRORPC
023526  000010  001100  000023  002126

Это любопытнейший тест цепей переноса сумматора физического адреса.
У меня скорее всего просто косяк в трансляции, но подход DECа к написанию тестов впечатляет.
И уже добегает до 23 теста из 47, почти половина.

[CodeMaster]

но подход DECа к написанию тестов впечатляет.

Эпоха такая была: компы уже выпускались массово, но были ещё достоточно "дискретными", чтобы на ходу могло отвалиться что угодно. Поэтому, был смысл и необходимость в таких углубленных тестах.

[Vslav]

CJKDAD0 KTF11-AA MMU DIAG.
END PASS #     1
TOTAL ERRORS SINCE LAST START AT 200       0

Это значит что моделью пройден заводской тест функционала MMU.
Начал тестировать FPP, но там пока первая часть тестов валится.

[Vslav]

Асинхронная модель F-11 успешно прошла заводские тесты:

- jkdad0- MMU diagnostics
- jkdbd0 - instruction set (BIS/EIS)
- jkdcb0 - FPP diagnostics, part 1
- jkddb0 - FPP diagnostics, part 2

Все материлы по модели: https://github.com/1801BM1/cpu11/tree/master/f11
Топологии и схемы всего комплекта: https://github.com/1801BM1/cad11/tree/master/f11 (там есть pdf)
Можно приступать к синхронному варианту.

[AFZ]

Можно приступать к синхронному варианту.

А CIS ?

[Vslav]

А CIS ?

А что CIS? Просто дополнительные MicROM и PLA, архитектурно ничего нового, на синхронные модели никак не повлияет.
Я сделал читалку, все 1811ВУx вычитались нормально, все совпало с реверсом. Но импортные DC303 не читаются, возможно контактные явления, надо попытаться разобраться почему не читается. Спаян второй экземпляр считывалки, собираюсь отправить его Хунте. Получится у него считать CIS - хорошо, будем тогда заниматься Куайн-МакКласки-Петрик и пытаться получить уравнения для включения в проект.