Изучение с "нуля" VHDL и ПЛИС Xilinx

[Ewgeny7]

Нет, пока нет, до реальной практике ещё очень далеко, тут бы в симуляторах, компиляторах, эмуляторах разобраться, чтобы правильно писать элементарный код...

Зря... Лучше сразу практиковаться на реальной железяке. Это не только приятней, но еще и стимул дополнительный не бросать дело.

---------- Post added at 13:11 ---------- Previous post was at 12:49 ----------

Моя девборда, с которой когда-то начинал

[AlexG]

Да, что-то на крестале она ничего не разместила, только один выход обозначила y и тот на землю повесила.



Обычно когда цепи не используются - они оптимизируются в "удаление оных". Посему рецепт: завести цепи на вывода микросхемы. Тактовый сигнал на "глобальный тактовый" вход, остальные на "обычные вход/выход" микросхемы.

[Ewgeny7]

Хорошо идешь, только зачем субмодули делаешь? Я такого вообще никогда не видел

[Ewgeny7]

Действительно, намудрил. Убирай лишние архитектуры. В проекте должна быть одна.

---------- Post added at 18:20 ---------- Previous post was at 18:19 ----------

Вот эти 25% и 12,5%, всю малину портят.

А как ты хотел... Так и надо, чтобы тренировался.

[AlexG]

Со временем может поставлю, но сейчас итак уже два программы, с которыми я ещё не разобрался, а ещё и в третью въезжать, я пока просто не готов, итак чердак съезжает от объёма информации.
Спасибо.

В крайних версиях ISE14.7 есть свой симулятор isim. И вообще если знание английского есть - то есть "куча" документации к среде разработки с примерами.

[Ewgeny7]

А нельзя ли как нибудь посмотреть как этот мой код работает, временные диаграммы, может Жень, ту у себя запустишь этот код и выложешь фотку как выше выкладывал

Ну, тут я и без симулятора вижу. что будет на выходе.
Две частоты. семь и три_с_половиной, но со скважностью 50%.
Условие пока не выполнено...
А я уже хотел сегодня начать с тобой писать видеогенератор для VGA
Ничего, подождем пока будешь готов.

[Ewgeny7]

Молодец!
Только вижу пока один недочет в q2, он будет неправильный маленько. Посмотри под спойлер

---------- Post added at 00:06 ---------- Previous post was at 00:02 ----------

И еще один нюансик.
Ты используешь сигнал clk для формирования q1 и q2, причем - когда он в единице.
Поэтому счетчик нужно тактировать не нарастающим фронтом, а спадающим, иначе будут паразитные "иголки" на выходе сигналов. Ну, или использовать clk, но только когда он в нуле.

---------- Post added at 00:08 ---------- Previous post was at 00:06 ----------

Плохо, что ты без симулятора...
Может, поставишь свежую версию проги? Или поставишь квартус, обучаться языку все равно на чем. Там сим встроенный.

---------- Post added at 00:14 ---------- Previous post was at 00:08 ----------

Вот что сейчас генерирует твой проект :



---------- Post added at 00:17 ---------- Previous post was at 00:14 ----------

а вот, если поменять на клок на входе счетчика на falling_edge :



---------- Post added at 00:17 ---------- Previous post was at 00:17 ----------

Уже лучше. q1 - правильный. как и требовалось. И видно. что q2 чего-то не хватает для счастья....

[AlexG]

Решил пока в перерывах установить среду разработки, то есть: Xilinx ISE Design Suite 12.4


Я свежие качаю с xilinx.com (там зарегистрировался и качаю...)

[Ewgeny7]

желательно, чтобы версии у нас были одинаковые, так мне кажется будет проще, я поставлю.

http://rutracker.org/forum/viewtopic.php?t=2365015

---------- Post added at 00:24 ---------- Previous post was at 00:22 ----------

Вот интересно, в чем тут всё же разница?

ты что имеешь ввиду?
На симе у тебя ширина импульсов на выходе не соответствует задаче.
А что ты там узрел?

[AlexG]

С моим интернетом от туда выкачать не реально, связь разорвётся и всё гафкнется гарантированно и точно, а вот с торена, любой объём доступен, торрент моё всё.

Со временем тоже думаю себе скачать последнюю версию Xilinx ISE Design Suite, чтобы не отставать в развитии, но это гораздо позже.

Сейчас теория превыше всего.

там есть свой загрузчик, на яве написан. типа можно остановить загрузку а потом (завтра) продолжить.
Удачи.