...И еще одна РК-шка...

[Anubis_OD]

Вот такую РК-шку я сделал в студенческие годы.
Оживить не удалось.. сильно сказались условия хранения..Дорожки на плате в некоторых местах сгнили..
Решил сделать новую.. Не пропадать же корпусу от СУРЫ с клавой. Ей повезло больше.
Помыл/перебрал смазал каждую кнопку.
..Наткнулся на проект Rokl-а. Сделал на его основе типа Микроком Лайт.
Считаю что не сильно надо в РК часы.. да и дисковод тоже.. и Сд-карточка.
Сделал только РОМ диск.. Туда весь мне известный софт влезет.. Так было сделано на старой моей РК-шке.
Хотел сделать компактную плату. Проц в корпусе QFP. Остальное тоже, что нашел...
Схемку приложу..
Дизасемблировал свой старый монитор.. Сильно я его тогда перекопал..
Допилил под новые реалии.
Вот такая платка вышла.. Это версия 1.. Пока клаву не прицепил.

Спасибо Саше (АлександрПП) за помощь с разводкой.
Планирую сделать версию 2. Не нравится формат видеовыхода. Из 5 моников дома захотел работать 1..
И то.. изображение смещено. Пиксели помигивают. HCT166 работать отказался. 1533ИР10 работает (она на МГТФе в кадр не попала), но криво.
Покопался в сети.чуть изучил тему.
Хочу весь обвес за ВГ75 запихнусть в CPLD типа Xilinx XCL9572XL.
Давно думал начать изучать Плисину на каком то проекте.
Т.е сигналы с ВГ-ки защелкивать в ТМ8, счетчики, регистр, курсор, ИР1 от Апогея, цвета, атрибуты LA0,1 использовать.
Сделать стандартные времянки гашения в развертке чтобы на любом монике работало.
Символ клок 3,177Mhz ВГ-шка должна потянуть. Сейчас на 3Mhz и импорт и наша работает. Чуть греется. но не критично
..тогда по идее выходит красиво 640х480@60Hz с стандартным пиксельклоком 25.175Mh и символом 8 точек.
и всеми правильными porch-ами. Так чтобы без мощных FPGA и скандаблеров.
Также есть мысль, чтобы не сильно раздувать ноги ПЛИСины, попробовать Знакогенератор засунуть в SPI ПЗУ.. Soic-8. Их сейчас
даже на 75Mhz полно.. Должна успеть..

[Advertiser]

[HardWareMan]

Касаемо таймингов SPI ПЗУх. Я делал расчеты. При рандомном доступе (а у вас он именно такой), нужно порядка 48 тактов для HS режима: 8 команда + 24 адрес + 8 задержка + 8 данные.

Это будет порядка (1/75*48) 640нс на полное чтение или 1,5МГц время доступа. И да, найти шуструю SPI с меньшим адресным пространством проблемно. Есть небольшой выход: QSPI. Здесь все сжимается до 22 тактов: 8 команда + 8 адрес + 4 задержка + 2 байт.

Что при тех же 75МГц дает нам уже (1/75*22) 293нс или 3,4МГц. Я находил нативную QSPI с частотой 100МГц и у меня получалось 190нс или ~5,2МГц (14 тактов). Именно поэтому, SPI флеши стоят только в системах, где перед запуском процессора (отпусканием сброса) происходит копирование образа из SPI в ОЗУ. Доля секунды для человека и вечность для процессора.

[Anubis_OD]

Есть вот такая
M25PE20VMN6
256кбит. 75Mhz там чуть короче адрес на 1 цикл..., но.. да. сильно длинно будет похоже и с ней.

Да. посмотрел в даташите в режиме
READ DATA BYTES at HIGHER SPEED
3 байта адрес 1 байт пустой и данные пошли.

[Alex_LG]

чтобы на любом монике работало.

Это давно сделано см. http://zx-pk.ru/showthread.php?t=196...l=1#post709049

Хочу весь обвес за ВГ75 запихнусть в CPLD типа Xilinx XCL9572XL

У меня практически вся логика поместилось в 9536.

[Anubis_OD]

Спасибо за ссылку. Изучу внимательно. Но сделать хочу по своему..

- - - Добавлено - - -

Alex_LG, выходы управления синхронизацией с ВГ75 - это полуфабрикат для полноценных сигналов строчной и кадровой развертки.
Для приведения к стандарту часто используют одновибраторы или таймер ВИ53.
У вас ничего такого не нашел.
Хочу чтобы все было как описано тут:
http://martin.hinner.info/vga/640x480_60.html
т.е каждая строк

8 pixels front porch
96 pixels horizontal sync
40 pixels back porch
8 pixels left border
640 pixels video
8 pixels right border

там же есть параметры по кадровой.

[Alex_LG]

Понял, про такое где-то в журнале МПСиС было написано и схема была, но софта не было.

[Anubis_OD]

МПСиС N3 за 1985 год. стр 51-60
"Принципы организации и работы дисплеев на основе БИС КР580ВГ75."
Решения на трех одновибраторах АГ3 применено в компе Юниор. Кроме того в проектах Интел Винтаже есть несколько вариантов
проектов с ВГ75 с разными пиксель клоками и с одновибраторами.
А софт то не проблема...

[Anubis_OD]

Подниму тему.
В схеме применен 8237 контроллер и использован для его тактирования вывод CLKOUT проца 8085.
Хотя в мануале интеловском прямо указано:
"
The Timing Control block derives internal timing
from the clock input. In 8237A systems, this input
will usually be the w2 TTL clock from an 8224 or
CLK from an 8085AH or 8284A. 33% duty cycle
clock generators, however, may not meet the clock
high time requirement of the 8237A of the same fre-
quency. For example, 82C84A-5 CLK output violates
the clock high time requirement of 8237A-5. In this
case 82C84A CLK can simply be inverted to meet
8237A-5 clock high and low time requirements. For
8085AH-2 systems above 3.9 MHz, the 8085
CLK(OUT) does not satisfy 8237A-5 clock LOW and
HIGH time requirements. In this case, an external
clock should be used to drive the 8237A-5.
"

Переведу в 2-х словах. Скважность вывода CLKOUT 8085 не сильно подходит под требования 8237.
Надо как минимум инвертировать сигнал.. И все равно при частоте выше 3.9 Мгц, требования будут нарушены и надо тактировать от другого генератора.

Это из мануала Интел на 5Mhz 8237.

Кто-то сталкивался с этим вопросом?
У меня работает. Но в версии 2 платы сделаю синхру от делителя ВГ-шки 3 или 6MHz.

- - - Добавлено - - -

И еще вопрос .. Шото курю мануалы и форум и не могу понять..
В Радио-86РК ПДП работает в режиме Write Transfer (т.е формально данные из ИО пересылаются в память), но для правильного функционирования
сигналы поменяны местами. MEMW используется как RD для чтения из памяти, а IOR используется как WR для ВГ75.
Rokl, авторы РК-86 SRAM и я повторяем этот режим..
Рисую потихоньку всю логику внутрь CPLD. И тут.. для экономии выводом, решил было изменить режим.
Пробовал сделать правильно.. Сделал Read Transfer режим, сигнал MEMR соединил с RD системы, IOW и так на WR сидит.
Не работает.. Не могу понять в чем дело. Осцилограмы красивые..

[b2m]

В Радио-86РК ПДП работает в режиме Write Transfer (т.е формально данные из ИО пересылаются в память), но для правильного функционирования
сигналы поменяны местами. MEMW используется как RD для чтения из памяти, а IOR используется как WR для ВГ75.

Связано с тем, что порты отображены на память. Обычно для инициализации ПДП используется IOW, но в схеме Радио-86РК туда идёт сигнал записи в память. Т.е. если читать из памяти и писать в порт, то когда ПДП будет рулить шиной, он активирует сигнал IOW, а это по схеме будет запись в память.

[Anubis_OD]

Ну в РК 8080 проц..сигнал DBIN и прочее. У меня в схеме ( как и в микрокоме) 8085 проц сразу генерит красивые RD и WR c 3-ми состояниями при захвате шин ПДП. Порты конечно отображены в память. Что не позволяет нормально работать в режиме Read transfer? IORD 8237-го (выход с 3-сост. , и вне режима ПДП никому не мешает)в режиме ПДП нормально должен читать память а IOWR 8237 подключено к сигналу WR системы. Контроллеры настраиваются нормально, писк портом издаю - тоже без проблем. Но экран не очищается и завален мусором..

- - - Добавлено - - -

А не в этом ли проблема? Р режиме ПДП на озу формируется и RD и WR. Т.е чтобы все работало надо перед самой памятью блокировать сигнал WR при цикле ПДП ?