Сообщение от
EvgenRU
Переписал счетчики на Verilog, что-то не впечатлила разница в количестве ячеек...
Сообщение от
omercury
Если схема одинакова, почему она должна занимать разное количество ячеек?
А елси нет разниЙЦЦы, то зачем платить больше (с)
Вот может мне кто подскажет по бооолее глобальномуу вопросу. Хочу переписать кусок схемы с SystemVerilog на ПростоVerilog. Как бы понимаю, что SV покруче и погибчее, но в конце то концов RTL то теоретически должна быть одинакова, только строк кода будет по разномуу??
Как заменить конструкции .SV на аналогичные в .V ?
Например такую:
PHP код:
reg [7:0] auto[41] = '{ 255, 0,0,0,0,...бла-бла-бла};
Что в данной конструкции означает апостроф и вообще нафига он? Ну не сишник я, и да жи не С++ (