Еще один Орион на ПЛИС

[andreil]

andreil, тебе уже HardWareMan говорил про синхронность. Все выходные сигналы управления внешними модулями/блоками, включая и сигнала такта проца и nCAS для DRAM, должны быть регистровыми, и должны быть синхронными от одного клока (заведомо большей частоты), и никаких латчей, только флипфлопы! Синхронность - залог устойчивой работы логики на больших частотах. У тебя же все на комбинаторике, это ох!"№;%:?*ые задержки и иголки/глитчи. Даже F[0..3] на 7490 у тебя каскадирован...

По F[0..3] - схема из ДШ, счётчик до 10-и, стандартней некуда.
По синхронности - та схема уже переделана очень сильно, асинхронные только синхронизация и тактирование (в котором единовременно отрабатывает только одна ветвь).
И где Вы увидели латчи? только если на участке RAM-VIDEO по данным, где это вообще параллельно А все сигналы вообще-то на флип-флопах идут, смотрите схему.
по nCAS - у меня он используется для других целей. У меня всё на статике и это единственное использование этого сигнала.

И не надо так агриться - я же писал, что учусь подобной разработке, а не являюсь гуру. И просил давать советы, а не ругать в духе "ты плохой, не делай так".

- - - Добавлено - - -

Как видите деталей совсем немного и смакетировать это можно за пару вечеров. А текстовый режим, даже такой несуразный, что занимает 16 кб, намного быстрее, чем графический. Проблема только в том, что я не уверен, что ОЗУ будет регенерироваться. Кто-нибудь может высказаться на этот счет?

Проблема в том, что я моделирую с целью создать "на рассыпухе".
И пока что делаю минимальный вариант, по-сути. Как будет стабильно работать в виде схемы, так и начну дальше "допиливать".