Еще один Орион на ПЛИС

[Denn]

дорожка питания получилась 0,25мм. По расчётам, вывозит около 0,35А в худшем случае (а при толщине меди в 1oz/0.0347мм будет больше 0,6А)....

Смешно. При импульсном потреблении другая "математика". В тех же классических платах Орионов дороги питания более 1мм, и этого мало - приходится дублировать толстыми проводами.

[andreil]

Смешно. При импульсном потреблении другая "математика". В тех же классических платах Орионов дороги питания более 1мм, и этого мало - приходится дублировать толстыми проводами.

Этот "1мм" - это на пачку микросхем. Я же говорю о питании 4-х корпусов мелкой логики, а не памяти и процессора
Само собой, что к этим "группам" питание будет подводиться намного "жирнее".

- - - Добавлено - - -

Быстренько добавил счётчики по вертикали, сделал отводы для мультиплексоров от всех счётчиков. Разводка счётчиков ещё не 100%-ая, остались подтяжки и сигналы для вертикали.
До полной схемы генератору осталось всего-то 5 корпусов, которые разместятся сверху от счётчиков - туда как раз и выходы ориентированны.

[andreil]

Добавил в схему формирование сигналов по вертикали, "начерно" разместил новые корпуса на плате. Если использовать имеющуюся половинку DD12, то будут длинные трассы от него(нижний левый угол платы) в верхнюю часть фрагмента. Если добавить новую ТМ2, будет +1 корпус, но свободная половинка DD22 будет использована в дальнейшем для формирования сигнала переключения пар плоскостей (для вывода изображения из 3-х или 4-х плоскостей). Так что и так и так, одна половинка ТМ2 будет свободна.
Итого - получилось 3 счётчика и 6 корпусов логики для формирования вертикали.
Завтра буду компоновать элементы и корпуса для упрощения трассировки и начну собственно трассировку.

PS: На фрагменте платы заметны места для "широких" шин питания - заведу их позже, как закончу разводку сигналов в текущем фрагменте. Так же, скорее всего, верхний ряд корпусов будет сдвинут вверх для прокладки шины питания - по краям общий и плюс будут разведены по разным слоям друг над другом, а в центральной части платы они будут идти столбцами, чередуясь друг с другом ("общий", ряд корпусов, плюс, ряд корпусов и т.д.).
PPS: В схеме мелкая ошибка - входа DD22A неверно названы. Завтра исправлю у себя, а пока неохота трогать проект в сонном состоянии

[andreil]

По поводу питания - сейчас собрал на макетке начало схемы (генератор, инвертор, счётчик) и посмотрел осциллографом. По питанию получилось около 54мА в пике и около 22мА в среднем - измерял на шунтирующем резисторе 10Ом в разрыве питания. Генератор - SPXO на 25МГц, инвертор - HCT04, счётчик - F163. Подожду переходников SOIC->DIP для сборки более полноценной схемы на макетке и посмотрю ещё раз на почти полной схеме генератора. Заодно и на глитчи проверю схему

[andreil]

С генератором на 1533 серии, кстати, проблема - работает на грани (25МГц из 34 максимальных). В итоге на осциллографе наблюдаем такую картину (желтый - выход генератора, зелёгый - выход первого разряда счётчика):

Фото

[свернуть]

По питанию при 1 блокировочном конденсаторе напряжение, снятое с шунта 10Ом в питании:

Фото

[свернуть]

Один счётчик 74F163 на потребляет 30мА в пике, с генератором (на фото выше) - 42мА.
В итоге имеем на 2 корпуса 100мА в прыжке, при наличии блокировочных емкостей. Без оных - всё намного хуже, пульсации получаются с амплитудой до 52мА.

Фото макетки

[свернуть]

- - - Добавлено - - -

Исправил ссылки на фото

[OrionExt]

Интересная макетка вышла.

Тоже не решился у себя LS на 21.47Мгц ставить. Поставил AS.

[Advertiser]

[andreil]

Тоже не решился у себя LS на 21.47Мгц ставить. Поставил AS.

Ну, мне проще заказать детали одной-двух серий. В итоге выбор сошелся на HCT, ACT и частично F (те же 163-и счётчики нашел только в таком исполнении в магазине).

[andreil]

Закончил предварительную трассировку генератора.

Эскизы

[свернуть]

2 связи, оставшиеся по питанию, будут прокинуты сверху, где пока что идёт граница фрагмента
По углу на верхнем слое (красным) видна широкая (2мм) трасса питания - она будет идти по всему периметру платы, полным кольцом. Общий разведён полигонов с обеих сторон, с максимальным заполнением по площади, а самые шумящие участки по возможности проперфорированны "общим" полигоном.
Сегодня-завтра ещё подумаю над оптимизацией трасс, потом буду клепать мультиплексоры и память.
PS: Фрагмент имеет размеры 42х50мм... Плотность зашкаливает

[andreil]

Итак, сделал черновую схему управления памятью. Буферы для видео и формирование видеосигналов дорисую потом, как будет готов данный участок. Как видно по масштабам схемы, места на листе А3 уже впритык для формирователей видеосигналов осталось
Нумерация элементов управления памятью пока что временная (начинается со 100).
По схеме возможна установка двух банок 256Кх16, для реализации 512К требуется только первая банка (U1).
Так же разместил 2 системных разъёма - стандартный из Орион-ПРО и расширение к нему, для передачи сигналов от процессорного модуля к видео (так же там 8 линий в резерве, часть уйдёт на селекторы PPI).

По сигналам в схеме:
SR16 - бит порта FA, отвечающий за режим 480/512 точек;
WS - сигнал с DIP-переключателя, отвечающий за формат изображения - 4:3/16:9 (WideScreen);
DSn - /DSYN из оригинальной схемы. При наличии 0 сигнализирует о обращении процессора к оперативной памяти;
MWn, MRn - инверсные сигналы записи/чтения в/из банки памяти. Оба стробированы по DSn;
VA14-VA19 - MA14-MA19 из схемы Орион-ПРО. По VA16 переключаются половинки памяти (младшая/старшая);
YR - сигнал окончания кадра. Для формирования прерывания для Z80;
UBn/LBn - инверсные сигналы выборки старших/младших разрядов памяти. При адресации от процессора зависят от VA16, иначе - оба активны (в лог. 0).
Если что-то пропустил - пишите, добавлю.

Просьба глянуть незамыленным глазом, может где-то ошибся. Конкретно интересует корректность формирования следующих сигналов: UBn, LBn, WE0n, WE1n, OEn, MB0n, MB1n (все находятся чуть выше банок памяти). По этой схеме будет составлена симуляция в FPGA с реальной памятью, но плата для этого теста ещё в Китае висит...

PS: Регистры портов F8 и FA перенёс на эту плату - сигналы используются только здесь, незачем лишние шлейфы тягать через разъёмы. Так же в порту FA разведены биты 2-5 - для выбора шрифта в будущем псевдографическом режиме, который будет реализован только после отладки логики на реальной памяти, для уменьшения объёмов проекта.
Так же позже добавлю подтяжки к питанию для инверсных сигналов от процессорного модуля, что бы можно было с одной этой платой в реале отладить её работу

- - - Добавлено - - -

Исправил обозначение временных элементов на схеме.

[Error404]

Почему ты ставишь две банки 256Кх16? Ставь две банки 512Кх8. При том же объеме имеем: Более широко распространенные и более дешевые чипы, меньше ног (можно найти PLCC с нормальным размером и шагом ног), меньше нагрузка на ШД, проще выбирать плоскости.

- - - Добавлено - - -

Очевидные же вещи, за которые нам при проектировании минус балл ставили.
Или цель заюзать какие-то уже имеющиеся чипы из коллекции неликвида?
Тут вспоминается, как авторы Ориона-ПРО везде где ни попадя совали ТМ8 (видимо у них был запас).