Еще один Орион на ПЛИС

[andreil]

Нужен совет по тактированию ВМ80 - корректно ли сформированы оба сигнала (F1, F2) на диаграмме?

На 0-ой отметке снят сброс, смотрел состояние шин.
Собственно, отлаживаю журнальную схему, перенесённую 1:1 в VHDL FPGA. Расхождение только в сканировании памяти и отсутствует формирователь видеосигналов - видеовыход сделал через собственный адаптер на VGA (на том же кристалле размещён.

PS: Спустя столько лет наконец-то появилось время заняться старыми проектами, завод наконец-то запустили почти

[Advertiser]

[Alex_LG]

Что-то похоже. См. стр. 6 http://www.fecegypt.com/uploads/data...50148_8080.pdf

[HardWareMan]

Да, норм. Активность шины - при 0 на F2, важна стабильность от фронта F1 до фронта F2.

[andreil]

Что-то похоже. См. стр. 6 http://www.fecegypt.com/uploads/data...50148_8080.pdf

Спасибо, всё совпадает. Проблема в обработке порта на DD29 - через пару тактов после снятия "сброса" у меня возникает сигнал /WE0, из-за чего сразу идёт запись в порт DD30 (0xF800), что сбивает чтение из ПЗУ...

[andreil]

Новый вопрос.
Собираю Орион на FPGA, используя реверснутый вариант ВМ80А. И наткнулся на грабли с формированием сигнала RD - он иногда заканчивается раньше, что приводит к ложному формированию выборки портов (в моём случае - порта F800). Или я что-то не так подключил или оптимизацию надо выпилить вообще =/

На рисунке видно, что сигналы DSYN_P и CPU_RD (собственно RD с процессора) всегда в противофазе, но иногда проскакивают вот такие вот косяки =/ Грешил на некорректную организацию портов и прочего - вернул назад вариант со схемой (BDF в Квартусе), результат 1:1...
PS: Запустить пытаюсь TEST128.bin, но в результате получаю только бегающие по экрану полосы.
PPS: Тактирую ядро процессора частотой 10МГц:

cpu: vm80a
	port map (
		pin_clk		=> clk_10MHz,
		pin_f1		=> clk_F1,
		pin_f2		=> clk_F2,
		pin_reset	=> reset_p,
		pin_a			=> bus_addr(15 downto 0),
		pin_d			=> bus_data,
		pin_hold		=> '0',
		pin_hlda		=> cpu_hlda,
		pin_ready	=> cpu_ready,
		pin_int		=> cpu_int,
		pin_inte		=> cpu_inte,
		pin_sync		=> cpu_sync,
		pin_dbin		=> cpu_rd,
		pin_wr_n		=> cpu_wr_n
	);

[HardWareMan]

andreil, не туда ты смотришь. Наводка:

Синхронный дизайн? Не, не слышал.

[andreil]

Воу... И точно.
Но блин, эти сигналы формируются с тупого счётчика =/
В общем, переделывать и ещё раз переделывать...

PS: Да, некорректно отрабатывал счётчик, на основании которого такты и формировались - он считал на 1 такт больше, чем надо (а он у меня считает пиксели в строке)...

[HardWareMan]

Пышто, если ты взял нашу модельку из этой темы, то она верифицирована. Я, правда, свое оптимизированное изложение еще не закончил.

[andreil]

Пышто, если ты взял нашу модельку из этой темы, то она верифицирована. Я, правда, свое оптимизированное изложение еще не закончил.

Брал отсюда. В той теме долго искать модель

[HardWareMan]

Брал отсюда. В той теме долго искать модель

В 6 кликов.