PDP-11 на FPGA

[Hunta]

Вопрос на форуме программистов:

- ЭтаНуТипаУменяПробелПолом алсяЧеДелатьТо?

Ответ:

- Настоящие_программисты_про белы_не_используют

[Hunta]

Фсё, заип.... замучался с авторским модулем DRAM, нашёл в инете, щас занят пристеплированием

- - - Добавлено - - -

Эт я погорячился... Знаниев пока не хватат. Пока оставлю, причешу всё, не трогая модуля DRAM

[bigral]

Фсё, заип.... замучался с авторским модулем DRAM, нашёл в инете, щас занят пристеплированием Эт я погорячился... Знаниев пока не хватат. Пока оставлю, причешу всё, не трогая модуля DRAM

не DRAM а SDRAM, был бы DRAM было бы все гораздо проще (там просто мультиплексированная шина)

[Hunta]

не DRAM а SDRAM

Да, поправка, SDRAM. Замыленная голова уже была.
В принципе, в логике работы уже более менее разобрался, но прикол в том, тактовый генератор для проца в этом проекте реализован в модуле работы SDRAM. Поэтому - типа никаких ожиданий. А если присобачивать классический - надо в модуль проца вставлять ожидание чтения записи памяти. А модуль проца там ещё та загогулина - в нем разобраться - не один вечер.

[bigral]

Да, поправка, SDRAM. Замыленная голова уже была.
В принципе, в логике работы уже более менее разобрался, но прикол в том, тактовый генератор для проца в этом проекте реализован в модуле работы SDRAM. Поэтому - типа никаких ожиданий. А если присобачивать классический - надо в модуль проца вставлять ожидание чтения записи памяти. А модуль проца там ещё та загогулина - в нем разобраться - не один вечер.

На скоко я понял бывают схемы:
1) ассинхрононная без ожиданий (ну типа SRAM или мультипортовый SRAM);
2) синхронная без ожиданий (но тогда есть timeslots - скоординированный поочередный доступ);
3) ассинхронная с ожиданиями;

и SDRAM и DRAM требуют refresh-а а потому могут работать только по 2 и 3 варианту

[Hunta]

Непонятность, вырезанная с корнем - нажатие на кнопку Reset сбрасывало ЦП, но почему то на этот сигнал не реагировал проц модуля VT - из за этого (но не понятно почему) часто зависала работа с клавиатурой. Сделал отдельный Reset для модуля VT - стало работать в этом плане стабильно.

Ещё одно ковыряние в проекте - и теперь (ТТТ) вроде как после сборки он начал запускаться (не возникает ошибки 000000) стабильнее. Запустил синтез для проверки - до этого попытка выставить скорость на последовательных портах в 38400 гарантированно приводило к этой ошибке. Ну-с, посмотрим, что будет в этот раз.

- - - Добавлено - - -

Ну надо же

- - - Добавлено - - -

Ну раз пошла такая пьянка - попробую ещё одно изменение, которое гарантированно вызывало 000000

- - - Добавлено - - -

Нее, этот фокус не прошёл... - подключить inout сигналы напрямую на top level пины - даже синтезатор ругаиЦЦа...

[Advertiser]

[Hunta]

Почти вся работа с TOP модулем для DE10-Standard закончена.
Осталось только дождаться сетевого модуля и прикрутить-проверить его.

Много мистики - из разряда - две строчки переставляем местами - и опаньки - проблема в работе.

[Hunta]

Похоже, зря грешил на модуль поддержки SDRAM. Для того, что бы понять - он или не он - приделал индикатор тактового сигнала (который для процов генирирует модуль SDRAM) - в общем, пока он у меня моргал всегда, не смотря ни на какие проблемы. И судя по тому, что проц из модуля VT работает вполне ничего себе (но у него своя сгенерённая память) - причина кроется где то в основном ЦП. Бум думать и смотреть. И ждать плату сетевухи

[Hunta]

Поскольку идея о не запуске тактового генератора от модуля SDRAM провалилась (ну работает эта зараза всегда) - полез разбираться в модуль CPU

[Hunta]

Как записать 16-ти битный вектор в восьмеричной нотации - 16o"165020"
Требуется компилятор, поддерживающий VHDL 2008