Важная информация

User Tag List

Страница 16 из 86 ПерваяПервая ... 121314151617181920 ... ПоследняяПоследняя
Показано с 151 по 160 из 856

Тема: PDP-11 на FPGA

  1. #151
    Master
    Регистрация
    27.11.2013
    Адрес
    г. Санкт-Петербург
    Сообщений
    827
    Спасибо Благодарностей отдано 
    34
    Спасибо Благодарностей получено 
    128
    Поблагодарили
    108 сообщений
    Mentioned
    0 Post(s)
    Tagged
    0 Thread(s)

    По умолчанию

    Просто мысли вслух. ИМХО. Без желания поучать.
    Ну как бы в общем случае:
    1) Весь дизайн разбивают на блоки
    2) Описывают как и что они должны делать
    3) пишутся блоки - как бы отдельным проектом
    4) пишется тестбенч для отдельного блока
    5) в симуляторе проверяется "как работает" блок при подачи "нужных сигналов" - должен выполняться пункт 2 - "компиляция" достаточно быстро проходит и все нужные сигналы видны.
    6) апосля соединяются блоки в один общий дизайн
    7) повторяем 4 и 5 для 6 пункта
    Общая мысль: пока не будет выполнены первые стадии разработки - не зачем "лезть осциллографом" в заведомо не работающую плису.
    Грубо говоря можно нарисовать проект , который заведомо по ресурсам не лезет в плису или не выполняются временные ограничения, вот такой проект даже и не стоит имплементировать и грузить в плис.
    Удачи.
    ПС: к примеру если времянки не укладываются - то процесс имплементации может идти "сутки", а если времянки укладываются в ограничения - то за "пять минут".
    ПСПС: в пользу альтеры - она в бытности быстрее синтезировала и имплементировала проекты, чем ксайлинкс (по крайней мере то что я встречал). но это не значит что альтера лучше чем ксайлинкс. они оба достаточно "кривые".

  2. #151
    С любовью к вам, Yandex.Direct
    Размещение рекламы на форуме способствует его дальнейшему развитию

  3. #152
    Guru
    Регистрация
    30.11.2015
    Адрес
    г. Самара
    Сообщений
    6,964
    Спасибо Благодарностей отдано 
    284
    Спасибо Благодарностей получено 
    626
    Поблагодарили
    527 сообщений
    Mentioned
    12 Post(s)
    Tagged
    0 Thread(s)

    По умолчанию

    Цитата Сообщение от AlexG Посмотреть сообщение
    Просто мысли вслух. ИМХО. Без желания поучать.
    Я программист Так что все 7 пунктов мне знакомы - пусть и из другой области.

    Проблема в том, что я имею то, что у программистов называется легаси код - проект УЖЕ есть и с моими (даже текущими знаниями) - мне пока проще его править (возвращаясь на шаг назад, если очередное изменения не взлетело и пытаясь понять - где я накосячил )

    Цитата Сообщение от AlexG Посмотреть сообщение
    зачем "лезть осциллографом" в заведомо не работающую плису.
    Не совсем правы - уже пару раз он мне показал - где косяк Но в целом я согласен - если всё уже соединено и не понятно, какой блок косячит - сигнал тап тяжело использовать

    Цитата Сообщение от AlexG Посмотреть сообщение
    к примеру если времянки не укладываются
    А у автора временные ограничения не описаны от слова совсем Это то, что мне предстоит освоить (но после того, как выправленный мной проект заработает, в первую очередь - с SDRAM) - а то прикольно наблюдать за модулем VGA Иногда чётко буквы рисует, иногда буквы - как жиробасики

    Цитата Сообщение от AlexG Посмотреть сообщение
    но это не значит что альтера лучше чем ксайлинкс. они оба достаточно "кривые".
    Скорей, не сами камни, а софт Точнее говоря, как мне кажется на примере квартуса - его оптимизирующая часть Но здесь тоже есть нюанс - дерьмо на входе, дерьмо на выходе

  4. #153
    Master
    Регистрация
    27.11.2013
    Адрес
    г. Санкт-Петербург
    Сообщений
    827
    Спасибо Благодарностей отдано 
    34
    Спасибо Благодарностей получено 
    128
    Поблагодарили
    108 сообщений
    Mentioned
    0 Post(s)
    Tagged
    0 Thread(s)

    По умолчанию


    А вот с времянками лучше сразу "бороться" - половину граблей можно убрать одним чёхом.
    иначе получается что:
    "Маяк то потухнет - то погаснет" (с) из загадки.

    "Но здесь тоже есть нюанс - дерьмо на входе, дерьмо на выходе"
    Ксайлинкс более "жёсткий" то что проходит на альтере здесь в принципе отваливается сразу.
    Последний раз редактировалось AlexG; 18.07.2018 в 18:32.

  5. #154
    Guru
    Регистрация
    30.11.2015
    Адрес
    г. Самара
    Сообщений
    6,964
    Спасибо Благодарностей отдано 
    284
    Спасибо Благодарностей получено 
    626
    Поблагодарили
    527 сообщений
    Mentioned
    12 Post(s)
    Tagged
    0 Thread(s)

    По умолчанию

    У него тактовый генератор для процессора выдаёт модуль работы с SDRAM. Там такооооой маяк получился - и оно прилетело мне тогда, когда я только начинал с VHDL и FPGA После того, как (пока) убрал SDRAM - даже с моими кривыми ручками постабильней синтезируемость стала

  6. #155
    Guru
    Регистрация
    30.11.2015
    Адрес
    г. Самара
    Сообщений
    6,964
    Спасибо Благодарностей отдано 
    284
    Спасибо Благодарностей получено 
    626
    Поблагодарили
    527 сообщений
    Mentioned
    12 Post(s)
    Tagged
    0 Thread(s)

    По умолчанию

    AlexG, добрый вечер.

    Я так понимаю, что с VHDL и FPGA не первый день знакомы?

    Можете вкратце, на пальцах или простом примере, объяснить про времянку - пример (всё таки пример ), когда нужна и как задаётся. Самый простой - я пока всё равно с ней колдовать не буду, но чутьё подсказывает - есть сценарии (тот же контроллер VGA) - когда нужна будет Когда доберусь - будет стартовой точкой понимания

  7. #156
    Guru
    Регистрация
    30.11.2015
    Адрес
    г. Самара
    Сообщений
    6,964
    Спасибо Благодарностей отдано 
    284
    Спасибо Благодарностей получено 
    626
    Поблагодарили
    527 сообщений
    Mentioned
    12 Post(s)
    Tagged
    0 Thread(s)

    По умолчанию

    Вчера вечером психанул.. ну, в хорошем смысле этого слова Была массовая замена семейств сигналов на записи - из тех, которые я уже описал ПиДиПяха стойко выдержала - синтез работоспособен Осталось только для BusMaster устройств сделать аналогичную замену. Фактически - редакционные изменения Должно тоже пройти - БестПроблем

  8. #157
    Master
    Регистрация
    27.11.2013
    Адрес
    г. Санкт-Петербург
    Сообщений
    827
    Спасибо Благодарностей отдано 
    34
    Спасибо Благодарностей получено 
    128
    Поблагодарили
    108 сообщений
    Mentioned
    0 Post(s)
    Tagged
    0 Thread(s)

    По умолчанию

    Мне до гуру как удаву до аляски пешком.
    Основная деятельность "С". в плисах я изучаю systemverilog на xilinx под vivado.
    Рядом есть коллеги у которых плисы это основное.
    если очень кратко:
    1) тактовая в плисе должна быть одна (для простых схем)
    2) любую схему можно представить как: входной сигнал - триггер - комбинаторная логика - триггер - выходной сигнал
    3) пункт 2 можно комбинировать как в "длину" так и в "параллель"
    4) главный принцип: за один период тактовой сигнал с выхода первого триггера должен успеть попасть на вход второго триггера
    5) для очень простых схем достаточно указать параметры тактового сигнала (частота и скважность)
    6) тактовые сигналы должны приходить на спец. вывод(-ы) плис
    7) есть ещё понятия " клоковый домен (CDC, Clock Domain Cross)", асинхронные входные сигналы и др. ещё более высокие материи
    пс: у плисы обычно надо задавать тип входа/выхода (ттл, кмоп3.3 кмоп1.8 итд).
    не соблюдения 4 пункта приводит к тому что любое минимальное изменение схемы, температуры воздуха, напряжения питания - приводит к полной глючности проекта.

  9. #158
    Guru
    Регистрация
    30.11.2015
    Адрес
    г. Самара
    Сообщений
    6,964
    Спасибо Благодарностей отдано 
    284
    Спасибо Благодарностей получено 
    626
    Поблагодарили
    527 сообщений
    Mentioned
    12 Post(s)
    Tagged
    0 Thread(s)

    По умолчанию

    Цитата Сообщение от AlexG Посмотреть сообщение
    1) тактовая в плисе должна быть одна (для простых схем)
    Я так понимаю - это про входной задающий генератор. У Циклона их можно сделать не то три, не то четыре, но у меня используется один - 50 МГц.

    Или это про внутренние тактовики? У меня задающий через PLL размножается - 27 с чем то там (VGA 640х480), 100 (генерируемая в FPGA память) и 300 (Signal Tap). Из 300 кодом делается или 0.5 Гц - для меееееедленной работы процессора, что бы можно было наблюдать (отладка) или 50 МГц - штатная работа.

    Цитата Сообщение от AlexG Посмотреть сообщение
    главный принцип: за один период тактовой сигнал с выхода первого триггера должен успеть попасть на вход второго триггера
    Правильно ли я понял, что речь идет о триггерах из пункта 2?

    Про седьмой знаю, но пока не использую - с учётом того, что внешний у меня задающий генератор один - вроде как получается один клоковый домен
    Вход или выход и его тип задаётся (по крайне мере в случае Quartus-а) в описании проекта. Поскольку это описание делалось в тот момент, когда знания были минимальны - использовал спец утилиту, которая сгенерировала это описание. Ну и с внешним миром, если синтез прошёл удачно и я не напутал входы-выходы - устройство общается вроде без проблем

    Я так понимаю, что в более сложных (чем в пункте 5) схем - надо указывать - за какое время сигнал должен (см пункт 20 с входного триггера достичь выходного?

  10. #159
    Master
    Регистрация
    27.11.2013
    Адрес
    г. Санкт-Петербург
    Сообщений
    827
    Спасибо Благодарностей отдано 
    34
    Спасибо Благодарностей получено 
    128
    Поблагодарили
    108 сообщений
    Mentioned
    0 Post(s)
    Tagged
    0 Thread(s)

    По умолчанию

    в меру своих знаний:
    входная 50мгц, идёт на pll на выходе 27, 100, 300
    а 0.5 и 50мгц формируется на триггерах ?
    так вот по феншую так не делают. Принято что все тактовые частоты формируются только на pll и dcm и др. но не на триггерах.
    0.5 гц я б по пробывал бы сделать из 50мгц путём выделения одного импульса из миллиона.
    пункт 2 - да - он "свят"
    п7 это как раз когда в схеме несколько тактовых и не кратных меж собой 50 и 27
    п5 это больше ко входным/выходным сигналам, которые тоже выдаются с привязкой к тактовой частоте.
    пс: какие книжки с картинками листались ? (чтоб не повторяться) я у своих спрашиваю что не ясно..

  11. #160
    Guru
    Регистрация
    30.11.2015
    Адрес
    г. Самара
    Сообщений
    6,964
    Спасибо Благодарностей отдано 
    284
    Спасибо Благодарностей получено 
    626
    Поблагодарили
    527 сообщений
    Mentioned
    12 Post(s)
    Tagged
    0 Thread(s)

    По умолчанию

    Цитата Сообщение от AlexG Посмотреть сообщение
    входная 50мгц, идёт на pll на выходе 27, 100, 300
    Цитата Сообщение от AlexG Посмотреть сообщение
    а 0.5 и 50мгц формируется на триггерах ?
    Посмотрел. На одном PLL из 50 делается 100 и 300, на другом PLL (из той же 50) делается 25.155 (VGA) (когда пробовал сделать на одной PLL - частоту точно нельзя было выставить для всех)

    На триггерах делается тактовая для всех модулей в синтезируемой PDP (0.5 и 50 - что используют модули, определяется переключателем на плате)
    Ещё на триггере сделана 0.5 Гц (отдельная от PDP) - которой (раз в секунду) моргает светодиод

    Если тактовая PDP 0.5 Гц - для SignalTap используется 3 Гц, сделанная на триггерах
    Если тактовая PDP 50 МГц - для SignalTap используется 300 МГц, сделанная на PLL

    100 МГц - это задел для SDRAM, пока не используется

    Цитата Сообщение от AlexG Посмотреть сообщение
    так вот по феншую так не делают. Принято что все тактовые частоты формируются только на pll и dcm и др. но не на триггерах.
    Цитата Сообщение от AlexG Посмотреть сообщение
    0.5 гц я б по пробывал бы сделать из 50мгц путём выделения одного импульса из миллиона.
    На PLL не даёт, максимально, что умеет - ЕМНИП, 1 МГЦ

    Цитата Сообщение от AlexG Посмотреть сообщение
    п7 это как раз когда в схеме несколько тактовых и не кратных меж собой 50 и 27
    Те, которые на входе или и те, которые синтезируются? Причину появления понятия clock domain и работу с ними я вроде себе представляю - борьба с иголками

    Цитата Сообщение от AlexG Посмотреть сообщение
    п5 это больше ко входным/выходным сигналам, которые тоже выдаются с привязкой к тактовой частоте.
    Входные-выходные - для модуля или вообще наружу?

    Цитата Сообщение от AlexG Посмотреть сообщение
    пс: какие книжки с картинками листались ? (чтоб не повторяться) я у своих спрашиваю что не ясно..
    Хе... Толком пока никакие - в основном по принципе - во что упираюсь - начинаю искать в инете и листать книжки, которые попадаются там. Ну и примерно по тому же принципу - доки от ALter-ы

Страница 16 из 86 ПерваяПервая ... 121314151617181920 ... ПоследняяПоследняя

Информация о теме

Пользователи, просматривающие эту тему

Эту тему просматривают: 1 (пользователей: 0 , гостей: 1)

Похожие темы

  1. PDP-11/83 -- дошли руки...
    от form в разделе ДВК, УКНЦ
    Ответов: 470
    Последнее: 27.04.2021, 15:22
  2. Эмуляторы PDP-11
    от form в разделе ДВК, УКНЦ
    Ответов: 99
    Последнее: 15.03.2021, 14:53
  3. посьба к ГУРУ pdp-11
    от bigral в разделе ДВК, УКНЦ
    Ответов: 11
    Последнее: 13.09.2014, 23:53
  4. PDP-11 литература
    от bigral в разделе ДВК, УКНЦ
    Ответов: 2
    Последнее: 26.03.2013, 07:54

Ваши права

  • Вы не можете создавать новые темы
  • Вы не можете отвечать в темах
  • Вы не можете прикреплять вложения
  • Вы не можете редактировать свои сообщения
  •