PDP-11 на FPGA

[Hunta]

Прикольно всё таки реализована в VHDL (язык) или Quartus-е (среда разработки) условная компиляция.

Если проводить аналог с классическими языками программирования - вызовы процедуры анализируются на предмет значений параметров и если какая то часть процедуры зависит от конкретного параметра, а с таким значением параметра ни одного вызовы процедуры нет - то эта часть кода просто не компилируется. Ну понятно, что это возможно, когда такой параметр всегда используется в вызовах в виде константы.

В классических языках программирования условная компиляция (по крайне мере то, что вспоминается) реализована совершенно отдельными конструкциями языка.

Плюсы такого подхода - синтезированное описание содержит только то, что в данном проекте используется. Минусы - нет понятия откомпилированных библиотечных модулей (или я пока про них не знаю) и синтезатор (язык не поворачивается назвать его компилятором) должен иметь доступ ко ВСЕМ ИСХОДНЫМ текстам.

Хотя есть ещё понятие IP cores - они слегка напоминают библиотечные модули, но пока мой опыт работы с ним говорит о том, что я от использования их на выходе получаю описание в VHDL (или Verilog), который потом опять же обрабатывается синтезатором

[Advertiser]

[AlexG]

оффтоп. IP cores (подразумевается что корка уже написана, проверена и она считается "библиотечным элементом") "компилятся" один раз в проекте, заново собирается только ТОП проекта (синтез - это компиляция исходных файлов). но разводка по плисе все равно идет по всему проекту (это как линовка в Си). Плюс в том что синтез нужен только для изменяемой части проекта. Минус используется больше ресурсов. тк отсутствует оптимизация между корками (оптимизация осуществляется в пределах корки). но это тоже "плюс" - меньше глюков при глобальной оптимизации. тк обычно каждая корка отлажена и проверена.

[Hunta]

AlexG, в этом проекте используется одна IP core - PLL, но с её использованием сделаны два clock.

Не совсем понял, что подразумевается под TOP проекта. В конфиге указан качестве TOP-а

set_global_assignment -name TOP_LEVEL_ENTITY PDP11

а такими операторами

set_global_assignment -name VHDL_FILE PDP11/cpu.vhd

есть ссылки ещё примерно на 27 файлов (включая PDP11.vhd в котором собственно код TOP элемента)

Плюс то, что сгенерировало добавление PLL

set_global_assignment -name QIP_FILE pll.qip
set_global_assignment -name SIP_FILE pll.sip
set_global_assignment -name QIP_FILE pll2.qip
set_global_assignment -name SIP_FILE pll2.sip

из них идёт ссылка на компонент pll_0002 - если я правильно понимаю, как раз такой "скомпилированный" библиотечный модуль, как я понимаю

И если я правильно понимаю, все эти примерно 27 файлов при синтезе полностью обрабатываются.

Где я ошибся в предположениях?

[AlexG]

сорри - не силён в альтере. ксайлинк у меня. но принцип тот же. IP-корки это к примеру та же ПЛЛ, процессор, UART, SPI, контроллер SDRAM итд. под ТОПом подразумевается то что написано своими руками для "склейки" сих корок. Сии корки - это уже кем то написанные исходники, проверены, отлажены, оптимизированы. В ксайлинксе это (корки) "оформлено" как отдельный комплект исходников(отдельный проект). В Вашем случае судя (ИМХО) по всему корки не используются совсем. PLL-в общем смысле да, является коркой, но по сути это всего лишь "обёртка" аппаратного модуля плисы.

[Hunta]

Посмотрел описание IP cores. Их аж три типа выделяют.

Получается, что у меня используется некоторое количество аппаратных core (типа разъёма PS/2 который для меня видится как два входных сигнала).

А PLL, похоже программная - синтезируется из ячеек - и сигнал на вход - клок от аппаратного генератора (опять один входной сигнал). Но не наверняка.

Ну а всё в .vhd в понимании xilink - похоже TOP.

Хотя в Altera TOP (ну по крайне мере в моём понимании) - это модуль, порты которого (по именам) привязываются в pin-ам кристалла, которые обычно именуют в понятном для человека виде (типа FB_VGA_RED, а не PIN_AK29), и для удобства выносят описание этих имён в отдельный файл.

Такой поход, кстати, позволил мне достаточно быстро перенести проект с одной платы для разрабов на другую. По сути до сих пор я трогаю только два файла - описание пинов и тот самый TOP

[AlexG]

скюз ми - ни разу не видел аппаратных корок для ps/2 внутри плис альтера. вся логика плис делиться на плл, лут, тригера, блочную память (это типа джентльменский набор). При этом ПЛЛ это грубо говоря синтезатор частот. на вход поступает внешняя частота (в общем случае с генератора) - на выходе требуемая частота для работы "схемы" внутри плис. Это такой аппаратный модуль (чёрный ящик), который настраивается снаружи (заданием нужных сигналов на выводах этого ЧЯ). а корка облегчает сей процесс (там очень много различных параметров) те создаётся некий исходный текст в котором будут прописаны все параметры этого ЧЯ. Весь проект состоит в общем случае из hdl-описания(vhdl, verilog итд) и файлов ограничений (задание временных ограничений, назначение соответствия цепей внешним выводам, а также их типа ttl, cmos , lvd итд), .
пс: я под забыл которая плис у Вас используется? Я не совсем корректно применил понятие ТОП. ТОП - это модуль который больше нигде не используется (в других модулях).

[Hunta]

не видел аппаратных корок

Я не совсем корректно выразился. Я не имел ввиду, что это внутри кристалла, я имел ввиду, что я PS/2 использую как что то готовое - без синтеза в тексте.

Посмотрел по описанию - вроде как есть и аппаратные PLL (в количестве шесть штук) - но аппаратный у меня или нет - на моём текущем уровне знаний даже гадать не буду

У меня вот эта модель -

http://www.terasic.com.tw/cgi-bin/pa...=1098&PartNo=2

но как выяснилось после того, я начал активно с ней играться - можно было вполне взять плату, лежащую в её основе -

http://www.terasic.com.tw/cgi-bin/pa...=1098&PartNo=2

потому как задействовать экран, USB для клавиатуры, SD карту и Ethernet адаптер (то есть сделать почти самодостаточную PDP-11) я смогу в несколько отдалённом будущем - когда скилы прокачаю

[AlexG]

Чёт я сегодня в "ударе". Напрочь забыл по "SoC".

Там действительно есть аппаратные USB, EATHERNET итд. По сути это: "обычный" процессор с периферией + классическая плис = SoC (у самого лежит отладка на базе ZINC)
http://zedboard.org/product/zedboard
ПС обе Ваши ссылки одинаковые и "идут" на описание платы "VEEK-MT2S". так которая у вас плата ?

[Hunta]

На SOC-е там действительно есть много чего интересного - но нужно писать модули общения между FPGA и SOC-ом (хотя там много чего сделано для упрощения - но - это мой следующий этап, пока я трогаю только FPGA)

Но кое что (типа PS/2 и выхода на VGA) подключено непосредственно к FPGA - поэтому с синтезированным PDP-11 я общаюсь через (PS/2) клавиатуру и картинку на мониторе, подключённым к VGA (и соответственно есть модули взаимодействия с ними). Сейчас кроме причёски кода косюсь на модуль работы с адаптером Ethernet (который внешний, как и SD карта, а не те, которые на SOC-е висят)

У меня именно VEEK-MT2S, но по сути это DE10-Standard:

http://www.terasic.com.tw/cgi-bin/pa...=1081&PartNo=2

плюс ЖК экран. И если бы на момент покупки чуть больше ориентировался в платах - возможно взял бы и DE10-Standard - использование ЖК экрана (а он подключён к SOC) - возможно, в будущем, но не сейчас

[Hunta]

Вчера было первое вмешательство в КОД авторы проекта. У меня размер SDRAM несколько больше, чем у автора и не нравится, что фактически всем управляет контроллер SDRAM. Поправил первое (правда, PDP-11/70 от этого ни холодно, ни жарко - 16 или 64 мегабайта доступно в принципе - но в купе со второй правкой это позволит мне использовать память в других компонентах) и смотрю на код, думая, как решить вторую проблему.

После правки RSX не отказалась работать