Последний раз редактировалось IgorR76; 01.03.2021 в 12:21.
Profi v3.2 -=- Speccy2010,r2
С любовью к вам, Yandex.Direct
Размещение рекламы на форуме способствует его дальнейшему развитию
это ide для плис "старшых" поколений. до 7-го семейства. вивадо/витис это для современных плис xilnx/
ps: лично мне "SV-фломастеры" больше нравятся (но не стоит углубляться в тему "что лучше").
Угу, значит правильно понял.
Ну, я давно понял, что лучше то, что лучше знаешь. Поскольку начал с VHDL, на нём пока и ваяю. Verilog более менее читаю и могу переделать на VHDL, но писать с нуля не пробовал. Ну а System Verilog (если он имелся ввиду) - не пробовал. Вроде как он специфичен для Altera?
SV - ни разу не специфичен. Это грубо говоря "работа над ошибками" в verilog-e
Не специфичен - потому что не привязан к конкретному виду железа.
Вот AHDL - да, специфика от альтеры.
а ise не переваривает - потому что vhdl более "древний" язык, чем SV. И реализацию SV по хорошему начали в виваде.
PS: есть смутное ощущение что PlanAhead из ISE 14.7 может SV в том или ином виде. но проверить оное у меня не получится по быстрому.
Последний раз редактировалось IgorR76; 01.03.2021 в 12:24.
PlanAhead не пробовал, но если бы заработало - было бы неплохо, ибо мне пришлось несколько модулей с SV кое-как переделать под Verilog, а вот насколько верно - это я вообще ни разу не уверен, как то работает - и то хлеб (
В основном массивы данных на SV делают, мне сложно их "разворачивать" вобратно...
Profi v3.2 -=- Speccy2010,r2
Ну и чтобы не со всемъ голым словно - скрин
16+
[свернуть]
Слева три строКи на SV, справа, оно же, но как то работающее в V - 333 строки
За точность перевода поручиЦЦа ну никак не могу.
Profi v3.2 -=- Speccy2010,r2
Эту тему просматривают: 1 (пользователей: 0 , гостей: 1)