Рисование схем в Quartus 6.1

[AlexBel]

Извиняюсь, если немного не в тему (или совсем не в тему ). Нужно будет забить небольшую схему в EPM3032 или подобную. Верилог и VHDL я пока толком не изучил, поэтому буду рисовать в графике, благо схема небольшая. Но я не раз читал о том, что при схемном (графическом) вводе схемы при компиляции происходят какие-то ошибки, вызванные кривыми моделями логических элементов.
Знатоки Quartus-а, скажите - так ли это? Если действительно проблема есть, то в каких версиях? Есть ли она в версии 6.1? Спрашиваю именно про 6.1 потому, что у меня именно эта версия и другой нет.

[Advertiser]