ПК-6128Ц: Обсуждение

[Improver]

Сделал схему ПК6128 в Протеусе, вот какая грандиозная вещь получилась:



Разгадать это "судоку" с числами по исходным сканам было не просто, но, вроде, в отрисованной схеме неопределённостей нет, свободно висящих линий нет, элементы собрал все... Там даже моделирование работы схемы есть, по большей части -- нет моделей процессора, памяти (ОЗУ и ПЗУ), ну и ещё по мелочам... Теоретически там можно даже прикинуть содержимое той самой РЕ3, чем и хочу теперь попробовать заняться.

Призываю сообщество досконально проверить схему, весь проект с исходниками в протеусе выложил на гитхаб. В помощь там же есть сканы схем ПК-6128, на которых я выделил шины разными цветами и делал пометки в ходе отрисовки схемы, это существенно облегчает поиск соединений. И, Павел Рябцов, сравните мой вариант со своим, пожалуйста.

Пара замечаний по схеме ПК6128:

1. В описаниях и тут в том числе указана частота процессора 3МГц, но по схеме получается, что он работает на 6МГц.
2. Строчные синхроимпульсы у него сделаны примерно также, как и на первом Векторе и имеют длительность 10,5мкс, для подключения к современным ТВ требуется их уменьшение до 4мкс, имеющиеся варианты доработки Вектора подойдут.

[Mick]

В описаниях и тут в том числе указана частота процессора 3МГц, но по схеме получается, что он работает на 6МГц.

У ВМ85 внутри частота делится на 2

[Improver]

У ВМ85 внутри частота делится на 2

Понятно. Значит там указывается внутренняя частота.

[Improver]

Прикинул содержимое D10 (К155РЕ3), имеем, значит, следующие зависимости:

1. На микросхеме ПЗУ адрес меняется каждые пол периода частоты 6МГц, всего имеем 16 значений, на 8 тактов.
2. Для получения ССИ с периодом 64мкс сигнал МХ2 должен иметь частоту 750 кГц, не обязательно его полупериоды будут равны, но 16 значений должно быть поделено на две неразрывные области, единиц и нулей, иначе подсчёт адреса будет неверным.
3. Обращение к памяти для чтения в сдвиговые регистры графики происходит через каждые 8 тактов частоты 6МГц.
4. Чтение из памяти в сдвиговые регистры выполняется в два этапа (по 16 бит), разрыв между этапами в 1 такт частоты 6МГц. Получается, за два байта из ПЗУ должен быть подготовлен адрес и считаны данные на вторые 16 бит графики. Жёстко...

Итого, первом прикиде, содержимое РЕ3 может быть примерно такое:

D0(RATO) 1 1 1 1  1 1 1 1  1 1 1 1  0 0 0 0
D1(RAS)  0 0 0 1  0 0 0 1  0 0 0 1  0 1 0 1
D2(CAS)  1 1 0 1  1 1 0 1  1 1 0 1  1 0 1 0
D3(MX1)  1 0 0 1  1 0 0 1  1 0 0 1  0 1 0 1
D4(MX2)  0 0 0 0  0 0 0 0  0 0 0 1  1 1 1 1
D5(FR6)  1 1 1 1  1 1 1 1  1 1 1 1  1 0 1 1
D6(FR7)  1 1 1 1  1 1 1 1  1 1 1 1  1 1 1 0
D7(FR1)  X X X X  X X X X  X X X 0  0 0 1 1

Тут все "Х" принимают значение или 0, или 1, это не влияет на работу.

Получается, три раза по 4 адреса обращение к памяти и один раз чтение графики. Возможно одно из трёх обращений к памяти следует заменить на цикл регенерации памяти, нужно сравнить с работой первого вектора. И, скорее всего, все эти биты следует циклически сместить вправо или влево для выравнивания по циклам работы процессора, в это я ещё не углублялся.

З.Ы. В схеме сделал маленькое исправление, картинку выше и исходники на гитхабе обновил.

[ivagor]

разрыв между этапами в 1 такт частоты 6МГц

Если это так, значит используется страничный доступ, только в страничном режиме РУ5 может прочитать новые данные за 166 нс.

Получается, обращение к памяти процессора и чтение графики выполняется по очереди два раза за 8 тактов частоты 6МГц.

За 8 тактов/6 МГц (4 такта/3 МГц) два чтения графики и один доступ процессора (по тесту быстродействия).

[Improver]

Посмотрел я графики работы Вектора, что-то я слишком круто завернул обращение к памяти процессора. Если ориентироваться на быстродействие 580ВМ80А, то должно быть что-то ближе к этому:

D0(RATO) 1 1 1 1  1 1 1 1  0 0 0 0  0 0 0 0
D1(RAS)  1 1 0 0  0 0 1 1  0 1 0 1  1 0 0 0 
D2(CAS)  1 1 1 1  0 0 0 1  1 0 1 0  1 1 1 1
D3(MX1)  1 1 1 0  0 1 1 1  0 1 0 1  1 1 1 1
D4(MX2)  0 0 0 0  0 0 0 1  1 1 1 1  1 1 1 1
D5(FR6)  1 1 1 1  1 1 1 1  1 0 1 1  1 1 1 1
D6(FR7)  1 1 1 1  1 1 1 1  1 1 1 0  1 1 1 1
D7(FR1)  X X X X  X X X 0  0 0 1 1  X X X X
         ^^^^^^^^^^^^^^^^  ^^^^^^^  ^^^^^^^
               ОЗУ          Экран    Реген.

Т.е. два такта 3МГц на обращение к памяти и два на всё остальное. Опять же, плюс/минус смещение может быть...

- - - Добавлено - - -

Если это так, значит используется страничный доступ

Страничный доступ? А это идея, надо глянуть, возможно ли это тут сделать...

[Improver]

ivagor, я посмотрел схему, там всё подходит для работы с памятью в страничном режиме, нужное изменение адреса как раз передаётся в cas, но вот только я не смог найти информацию, что к565ру5б поддерживают такой режим. Они точно умеют работать по "ras-cas-cas..."?

[ivagor]

РУ3, РУ5, РУ6 поддерживают страничный режим, РУ7 - слоговый (nibble mode).
А я попробовал сам расписать ras и cas. Прикидочные варианты со страничным доступом (верхний) и без (нижний). Тут я исходил из характеристик 565РУ5Г (можно кое-где подвинуть), без учета работы остальной схемы. Для страничного варианта счетчик адресов видео должен измениться примерно между 3 и 4 тактами, для нестраничного - в 3 такте.

D1(RAS)  1 0 0 0  1 1 1 0  0 0 0 0  0 0 1 1
D2(CAS)  1 1 0 0  1 1 1 1  0 0 1 1  0 0 1 1
D3(MX1)  1 0 0 0  1 1 1 0  0 0 0 0  0 0 1 1
D4(MX2)  0 0 0 0  1 1 1 1  1 1 1 1  1 1 1 1

D1(RAS)  1 0 0 0  1 1 0 0  0 1 1 0  0 0 1 1
D2(CAS)  1 1 0 0  1 1 1 0  0 1 1 1  0 0 1 1
D3(MX1)  1 0 0 0  1 1 0 0  0 1 1 0  0 0 1 1
D4(MX2)  0 0 0 0  1 1 1 1  1 1 1 1  1 1 1 1

Повторюсь, можно подвинуть. Ну и очевидно можно ротировать.

[Improver]

РУ3, РУ5, РУ6 поддерживают страничный режим

Хорошо, спасибо за инфу.

Прикидочные варианты со страничным доступом (верхний) и без (нижний).

Проблема в том, что нужно всё уплотнить, т.е.:

D1(RAS)  1 1 0 0  0 0 1 1  0 1 0 1  1 0 0 0 
D2(CAS)  1 1 1 1  0 0 0 1  1 0 1 0  1 1 1 1
                              ^   ^
                              1   2

В точке "1" должно быть первое считывание в регистры, а в точке "2" -- второе. Но, основываясь на Ваших и своём вариантах я нарисовал такой:

D0(RATO) 1 1 1 1  1 1 1 1  0 0 0 0  0 0 0 0
D1(RAS)  1 1 0 0  0 0 1 1  0 0 0 0  0 1 0 0 
D2(CAS)  1 1 1 1  0 0 0 1  1 1 0 1  0 1 1 1
D3(MX1)  1 1 1 0  0 1 1 1  1 0 0 0  0 0 0 1
D4(MX2)  0 0 0 0  0 0 0 1  1 1 1 1  1 1 1 1
D5(FR6)  1 1 1 1  1 1 1 1  1 1 0 1  1 1 1 1
D6(FR7)  1 1 1 1  1 1 1 1  1 1 1 1  0 1 1 1
D7(FR1)  X X X X  X X X X  0 0 0 1  1 X X X
         ^^^^^^^^^^^^^^^^  ^^^^^^^^^^ ^^^^^
               ОЗУ           Экран    Реген.

И, я думаю, следует пояснить по сигналам с РЕ3:
RATO -- разрешение на доступ к памяти процессора (при =1).
FR6 -- чтение данных в сдвиговые регистры D45 и D47, по положительному фронту.
FR7 -- чтение данных в сдвиговые регистры D44 и D46, по положительному фронту.
FR1 -- тринадцатый бит адреса, передаваемый в память при чтении данных графики.
MX1 -- переключение первой/второй половины адреса на мультиплексорах.
MX2 -- 0 = доступ процессора к ОЗУ, 1 = графика и регенерация.

Проект на гитхабе обновил, но схему это не затронуло, теперь в проекте моделируется работа К155РЕ3 с возможностью подключения туда образа прошивки.

[ivagor]

Проблема в том, что нужно всё уплотнить

Понимаю, я расписал несколько отвлеченно, опираясь на характеристики РУ5Г, которые, насколько я знаю, использовались в 6128. Для варианта типа

ras 0 0 0 0
cas 1 0 1 0

строго говоря нужны РУ5Б или РУ7В, хотя на практике скорее всего и РУ5Г будут работать и сравнительно сильно греться. Кстати вспоминаю, что один из пользователей 6128 жаловался, что у него озушки вышли из строя, тут как повезет. Либо все же надо перепроверить.

RATO -- разрешение на доступ к памяти процессора (при =1).

Помню, что это READY процессора, куда еще идет не смотрел.

Ну и мы же вроде уже на ты.

- - - Добавлено - - -

Забыл - зачем активный RAS в крайних правых столбцах? Что, у 6128 отдельная от обновления экрана регенерация?