ПЛИС и всё что с ними связано

[HardWareMan]

Если считать с нуля и использовать счётчики развёрток, то задержка будет всегда.

Если все сигналы на выводе будут иметь эту задержку, то в итоге этой задержки как бы и нет. По ресурсам дешевле задержать какой-нибудь однобитный сигнал, чем выёживаться с условиями других. Нужно просто иметь представление о цели, которую тебе нужно достичь а решение само нарисуется естественным путём, вот и всё. Если говорить за другие системы, то PPU от Денди вообще то, что считал из памяти выводит с задержкой на 8 точек. Но из-за грамотной позиции синхроимпульсов относительно растра телевизор все подравнивает и получается красиво. Надеюсь, понятно какую мысль я хочу донести?

[omercury]

Надеюсь, понятно какую мысль я хочу донести?

Надеюсь.

Картинка достаточно красивая?



Дефайнами выбрать желаемое разрешение (сейчас стоит 640х480, оно же по умолчанию, если закомментить все дефайны),
параметр DelayX задаёт упреждение чтения памяти относительно растра (положительное число, сейчас 1 такт),
параметр MovSSI сдвигает весь растр влево/вправо (отрицательное/положительное число, сейчас без сдвига).
Тактовую для синхрогенератора и HDMI установит само, для этого надо подключить к проекту вложенную PLL.
Для циклона 4, входная частота 50МГц.

[HardWareMan]

omercury,

[dosikus]

omercury, Пришлось отложить все до выходных -на работе был завал .

Прикрутил к своему топу на VHDL, выставил 800х600.
В настройках vpll - вижу - c0 540MHz , с1 -108MHz , - где я напортачил?

Картинко

[свернуть]

Топ такой:

Код в VHD

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
use ieee.numeric_std.all;


entity test_top is
    port(
        -- master clock 50.0 MHz
        CLK_50MHZ   : in std_logic;

        -- HDMI
        TMDS        : out std_logic_vector(7 downto 0);

        -- USB Host (VNC2-32)
        USB_NRESET  : in std_logic);


  
end test_top;

architecture rtl of test_top is
    
    signal reset : std_logic;
    signal areset : std_logic;
    signal locked0 : std_logic;

    signal clk_vga : std_logic;
    signal clk_tmds : std_logic;
    signal clk_spi : std_logic;

    signal vga_hsync: std_logic;
    signal vga_vsync: std_logic;
    signal vga_blank : std_logic;
    signal vga_r : std_logic_vector(7 downto 0);
    signal vga_g : std_logic_vector(7 downto 0);
    signal vga_b : std_logic_vector(7 downto 0);
	 
	 signal vga_out : std_logic_vector(7 downto 0);
	 
	 signal hcnt		: std_logic_vector(11 downto 0) := "000000000000"; 	-- horizontal pixel counter
    signal vcnt		: std_logic_vector(11 downto 0) := "000000000000"; 	-- vertical line counter
	 signal shift		: std_logic_vector(7 downto 0);
	 
	 signal  px_y     : std_logic_vector(9 downto 0);
	 signal  px_x     : std_logic_vector(9 downto 0);
	 signal  vaddr    : std_logic_vector(19 downto 0);
	 


component vga_sync 
port (

clk_in : in std_logic;                   -- Input 25.175 MHz clock, this is a pixel clock for this VGA mode


picselclock : out std_logic;            -- Output horizontal sync signal
hdmi_clock : out std_logic;           -- Output vertical sync signal

vga_hsync : out std_logic;            -- Output horizontal sync signal
vga_vsync : out std_logic;           -- Output vertical sync signal

disp_enable: out std_logic;          -- Set when a writable portion of display is enabled:


v_addr : out std_logic_vector(7 downto 0)
      );
end component;


begin


            
                                 

    U_HDMI: entity work.hdmi
        generic map (
            FREQ        => 25200000,
            FS          => 48000,
            CTS         => 25200,
            N           => 6144)
        port map (
            I_CLK_VGA   => clk_vga,
            I_CLK_TMDS  => clk_tmds,       -- 472.6 MHz max
            I_HSYNC     => not vga_hsync,
            I_VSYNC     => not vga_vsync,
            I_BLANK     => not vga_blank,
            I_RED       => vga_out(7 downto 5)& vga_out(7 downto 5)& vga_out(7 downto 6),
            I_GREEN     => vga_out(4 downto 2) & vga_out(4 downto 2)& vga_out(4 downto 3),
            I_BLUE      => vga_out(1 downto 0) & vga_out(1 downto 0)& vga_out(1 downto 0)& vga_out(1 downto 0),
            I_AUDIO_PCM_L   => "0000000000000000",
            I_AUDIO_PCM_R   => "0000000000000000",
            O_TMDS      => TMDS);

				
				
				VGA_SYN: vga_sync
				 port map(
					clk_in =>CLK_50MHZ,
					picselclock => clk_vga,
					hdmi_clock => clk_tmds,
				    vga_hsync => vga_hsync,
				    vga_vsync => vga_vsync,
				    disp_enable	=>  vga_blank,
					v_addr =>vga_out
					 );
	 
	 

end rtl;

[свернуть]

- - - Добавлено - - -

UP , ставлю 640х480 - настройки PLL не меняются , те же 540 и 108...


И еще - где в Quartus выбирается кодировка? Все комменты на кириллице пох***ись...

[omercury]

В настройках vpll - вижу - c0 540MHz , с1 -108MHz , - где я напортачил?

Пересохранил и убил все параметры. Верни v_pll.v в исходное состояние и больше визардом его не открывай.

Просто наводи мыша на нужный модуль в проект навигаторе и увидишь все параметры.

[dosikus]

Вон оно как ...

[Advertiser]

[omercury]

И еще - где в Quartus выбирается кодировка? Все комменты на кириллице пох***ись...

Не нашлось такого.
Если переоткрытие файла не помогает, открой блокнотом (я обычно пользуюсь Notepad++), скопируй в русской раскладке и вставь в Квартус обязательно в русской раскладке.
enjoy

[dosikus]

Облом, нет ни изображения ни синхро.

Отбой, все шЫкарно.
Забыл disp_enable проинвертировать.
Засел переписывать топ на верилог...

Но вопрос - v_pll_bb.v лишнее?

[omercury]

Облом, нет ни изображения ни синхро.

Отбой, все шЫкарно.
Забыл disp_enable проинвертировать.

вот и я думаю...

Но вопрос - v_pll_bb.v лишнее?

В принципе, да.
Его визард по-умолчанию предлагает создать)))

[dosikus]

Хочу пока задействовать vaddr для выхлопа на HDMI (пока без памяти) как в VHDL:

I_RED       => vga_out(7 downto 5)& vga_out(7 downto 5)& vga_out(7 downto 6),
            I_GREEN     => vga_out(4 downto 2) & vga_out(4 downto 2)& vga_out(4 downto 3),
            I_BLUE      => vga_out(1 downto 0) & vga_out(1 downto 0)& vga_out(1 downto 0)& vga_out(1 downto 0),

Как мне соединить выход v_addr с входами RGB - ругается что-то насчет неупакованного массива.

module vga_gen 
(         
  input wire clk_50MHz,
  output	wire	[7:0]		TMDS 

);


wire h_sync;
wire v_sync; 
wire picselclock; 
wire hdmi_clock;
wire blank;
reg vaddr[7:0];


vga_sync  VGA_SYN 
( .clk_in (clk_50MHz), 
  .picselclock(picselclock) , 
  .hdmi_clock(hdmi_clock),
  .vga_hsync (h_sync),
  .vga_vsync (v_sync),
  .disp_enable (blank),
  .v_addr (vaddr[7:0])
	);


 hdmi #(
.FREQ(5200000),
.FS(48000),
.CTS(25200),
.N(6144))
HDMI1 (
.I_CLK_VGA (picselclock),
.I_CLK_TMDS (hdmi_clock),
.I_HSYNC (h_sync),
.I_VSYNC (v_sync),
.I_BLANK (~blank),
//.I_RED (8'b11111111),
.I_RED <=vaddr,
.I_GREEN (1'b0),
.I_BLUE (1'b0),
.I_AUDIO_PCM_L (1'b0),
.I_AUDIO_PCM_R	(1'b0),
 .O_TMDS	(TMDS)
);



endmodule