VHDL process, обьясните как работает

[bigral]

Вот смотрю шпаргалку по vhdl тут - https://www.ics.uci.edu/~jmoorkan/vhdlref/process.html и в ней говорится что process бывает ''clocked" типа такого:

process
begin
  wait until CLK'event and CLK='1';
  Q1 <= D1;
end process;

и "combinational" типа такого:

process (A, B, SEL)
begin
  Z <= B;
  if SEL='1' then
    Z <= A;
  end if;
end process;

A у меня вот такой случай что надо и то и другое сразу, ну я и сочинил такое:

	process(ppi_cs_n_int, reset_inp_n)
	begin
		if(reset_inp_n = '0') then
			slots_enable <= '0';
		else
			if(ppi_cs_n_int'event and ppi_cs_n_int = '0') then
				slots_enable <= '1';
			end if;
		end if;
	end process;

ppi_cs_n_int - это сигнал доступа к порту i8255 который в MSX применяется как mapper памяти, и как токо процессор обращается к i8255 нужно включить этот самый mapper аж до момента сброса (reset_inp_n = '0')

Так вот вопрос, может ли процесс быть наполовину ''clocked" а наполовину ''combinational" (как я сочинил)? или это неправильно и если в "sensitivity list" есть сигнал который ''clocked" то данный процесс будет выполняться строго по "clock"-у этого сигнала? ну и тогда тот кусок надо бы переписать как:

process
begin
     wait until ppi_cs_n_int'event and ppi_cs_n_int = '0';
     slots_enable <= '1';
end process;

process(reset_inp_n)
begin
    if(reset_inp_n = '0') then
	slots_enable <= '0';
    end if;
end process;

и таки интересно, как же насамом деле будет работать процесс в котором есть "clocked" сигнал но есть и другие сигналы в "sensitivity list", будет ли он запускаться при изменении этих сигналов тоже? или только по "clocked" сигналу?

[Advertiser]

[IanPo]

По последнему коду:
Управлять одним сигналом из двух процессов нельзя, компилятор не поймет.

По первому коду:
А то, что у вас, если не ошибаюсь - триггер с асинхронным сбросом. Навскидку, должно работать

[svofski]

По-моему простой способ понять процессы, это представлять себе их как в железе. Комбинаторный, или непрерывный процесс — это обычная логика. Клочный процесс — это запись результата работы логики в память (регистр) по фронту тактирующего сигнала.

Почти все описания клочных процессов включают в себя комбинаторику. Но можно записывать эти части и отдельно друг от друга. Посмотрите на реверснутые процессоры от Vslav, там как раз это видно. Поскольку это реальное железо, комбинаторика и регистры четко разделены. Люди так редко пишут.

[OrionExt]

Видимо bigral, имел ввиду вот такую штуку

[svofski]

Это защелка, асинхронный элемент и как правило большой ататат в fpga.

[IanPo]

Про триггер с асинхронным сбросом:
https://www.kit-e.ru/articles/circuit/2009_1_96.php
Такая конструкция вполне себе синтезируема.

[bigral]

Про триггер с асинхронным сбросом:
https://www.kit-e.ru/articles/circuit/2009_1_96.php
Такая конструкция вполне себе синтезируема.

ОПА! вот это да... что verilog каким-то образом поддерживает процесс С ДВУМЯ КЛОКАМИ???

module async_resetFFstyle2 (rst_n, clk, asyncrst_n);
  output rst_n;
  input clk, asyncrst_n;
  reg rst_n, rff1;

  always @(posedge clk or negedge asyncrst_n)
  if (!asyncrst_n) {rst_n,rff1} <= 2'b0;
  else {rst_n,rff1} <= {rff1,1'b1};
endmodule

это ж по идее не соответствует приведенному vhdl эквиваленту:

library ieee;
use ieee.std_logic_1164.all;
entity asyncresetFFstyle is
port (
	clk : in std_logic;
	asyncrst_n : in std_logic;
	rst_n : out std_logic);
end asyncresetFFstyle;
architecture rtl of asyncresetFFstyle is
signal rff1 : std_logic;
begin
	process (clk, asyncrst_n)
	begin
		if (asyncrst_n = '0') then
			rff1 <= '0';
			rst_n <= '0';
		elsif (clk'event and clk = '1') then
			rff1 <= '1';
			rst_n <= rff1;
		end if;
	end process;
end rtl;

- - - Добавлено - - -

Посмотрите на реверснутые процессоры от Vslav, там как раз это видно. Поскольку это реальное железо, комбинаторика и регистры четко разделены. Люди так редко пишут.

а можно сюда скинуть кусок текста оттуда, ато тяжело мне понять как "люди редко пишут" и почему...

- - - Добавлено - - -

Это защелка, асинхронный элемент и как правило большой ататат в fpga.

У меня как бы дизайн под CPLD altera epm3064. Но интересно само это утверждение, которое для меня концептуально значит что ВСЕГДА надо как минимум 1 pin тратить на INPUT для какого-то CLOCK-a... что правда чтоли? неужели вообще не будет работать "по старинке" как оно на 556рт1 например работает (без clock-a вообще)

[Xrust]

bigral, будет и без клока работать. Тут речь о том, что асинхронные триггеры сами по себе генераторы проблем Если в схеме на обычной логике эти баги можно пофиксить навешиванием кондерчиков туда-сюда, то в CPLD с этим сложно, и лучше изначально от этого пути отказаться.

[bigral]

bigral, будет и без клока работать. Тут речь о том, что асинхронные триггеры сами по себе генераторы проблем Если в схеме на обычной логике эти баги можно пофиксить навешиванием кондерчиков туда-сюда, то в CPLD с этим сложно, и лучше изначально от этого пути отказаться.

Концепцию "асинхронные триггеры сами по себе генераторы проблем" не понял. Из всего изложенного в той ссылке про сброс, я вижу такие ключевые моменты:

1. реальные FPGA очень быстрые по сравнению с логикой sn74xxx, изза этого очень короткая "иголка" 1...4нс длинной может вызвать срабатывание в то время как в обычной схеме на sn74xxx все работает нормально так как не хватает скорости реакции у микрух (ну и такое было у того же Vslav когда он подключал КР1801ВМ1 к плате ALTERA DE1, там были фантомные глюки, изза этих "коротких иголок", решилось все навешиванием кондеров на линии управляющей шины).
2. для надежного сброса всех внутренних триггеров во внутренней схеме fpga предлагается завести CLOCK сигнал и как токо снаружи появляется сигнал reset_n из него сформировать "внутренний сигнал сброса reset_int_n" который "продержится" еще 1... или больше тиков этого CLOCK... считается что так все внутренние триггеры гарантированно сбросятся и будут в одном и том же состоянии на следующем после "reset_int_n" тике этого самого CLOCK. (но для моего случая, видимо это смысла не имеет, у меня 1 триггер и нету CLOCK-a).

[omercury]

ОПА! вот это да... что verilog каким-то образом поддерживает процесс С ДВУМЯ КЛОКАМИ???

Это список чувствительности. Означает, что что-то произойдёт по указанному в скобках событию. Также, как и в VHDL, только чуть точнее в данном написании.
Чтоб совсем одинаково было, надо posedge/negedge убрать, тогда станут доступны оба перепада.
И да, always @ вовсе не гарантирует триггеров в цикле, например такая запись:

reg q;
always @(posedge clock) begin
    q = a & b;
end

создаст честную комбинаторику.

это ж по идее не соответствует приведенному vhdl эквиваленту:

Вообще один-в-один.

Кстати, вместо clk'event and clk = '1' можно писать rising edge clk.