Лешадок помпе: плата расширения для Вектора-06ц

[ivagor]

У меня неожиданно возник наивный вопрос. Слово состояния проца доступно на ШД, там есть и чт/зп и стек и обращение к памяти/портам. Зачем ждать сформированные в векторе управляющие сигналы, фактически все уже известно на этапе слова состояния, остается только адрес. Что я упускаю? С экзотикой, типа адаптера z80 такой финт не пройдет, но с ВМ80/ВМ1 же должен?

- - - Добавлено - - -

Ага, я упустил обращение к пзу, но думаю это можно пережить, по крайней мере для обращения адресностью к КД, там же адреса не пересекаются с пзу.

[Advertiser]

[svofski]

ivagor, ты повторяешь ход моих мыслей, когда я разводил первый вариант платы и решил что именно так, не буду разводить всю эту ерунду, потому что по стробу она вся и так уже есть, зато у меня будет куча дополнительных пинов. Меня остановило то же самое: что внутри часть этих сигналов еще дополнительно фильтруется и я не всегда знаю, как именно. Но сейчас ты очень кстати это вспомнил, может быть это и поможет.

[svofski]

Отдохнуть от мурни сутки (переключившись на гораздо более адовую мурню) и послушать советы зала помогло. Вырвав ЧТЗУ из слова состояния, получилось загрузить F51, а из него Black Ice. Сбылась мечта идиота - увидеть его на реале.

Надежность всего этого вызывает сомнение, но пересобирать без SignalTap-а сегодня уж точно не буду, чтобы не расстраиваться.

Кстати, может показаться (не знаю отчего), что данные должны устаканиться на шине до поднятия ЧТЗУ. Но на самом деле данные защелкиваются по Ф2 клока процессора в цикле DBIN, а поднятие ЧТЗУ процесс вообще ни на что уже не влияющий.

[ivagor]

Очередные острожные промежуточные поздравления!
Возможно я и насчет адаптеров z80 погорячился и с ними такой подход тоже будет работать.
Просьба из зала - покажи фрагмент black ice или skynet (наверняка же его попробуешь) с реала.

[Improver]

Оказалось, что при выполнении кода непосредственно из кваза, временные интервалы на чтение имеют значительный разброс с отклонениями в короткую сторону и мой механизм доступа к SDRAM оказался слишком неповоротливым.

Я извиняюсь за запоздалый вопрос, но хотелось бы узнать, по экспериментам, какая может быть максимальная задержка между получением сигналов CAS+ЧТЗУ и выдачей байта в ШД для нормальной работы квази-диска в mdos? В микро или наносекундах...

- - - Добавлено - - -

Кстати, по поводу сигнала ЧТЗУ... В реальном-железном квазидиске этот сигнал заведён только на ПЗУ РЕ3, и если расчехлить её содержимое, то можно заметить, что этот сигнал, точнее его отсутствие, используется только для подтверждения записи в память квази-диска. Т.е. запись осуществляется только при (^ЧТЗУ = 1)&(^WE = 0)&(^CAS = 0), а чтение из квази-диска осуществляется только по сигналу CAS.

[svofski]

Кстати, по поводу сигнала ЧТЗУ... В реальном-железном квазидиске этот сигнал заведён только на ПЗУ РЕ3, и если расчехлить её содержимое, то можно заметить, что этот сигнал, точнее его отсутствие, используется только для подтверждения записи в память квази-диска. Т.е. запись осуществляется только при (^ЧТЗУ = 1)&(^WE = 0)&(^CAS = 0), а чтение из квази-диска осуществляется только по сигналу CAS.

Вот. Это из того же все идет, что в обычном DRAM (ну и SRAM) чтение это просто действие по умолчанию и специальной команды не требует. Лучше бы вообще ЧТЗУ не выводили, только с толку сбивает.

какая может быть максимальная задержка между получением сигналов CAS+ЧТЗУ и выдачей байта в ШД для нормальной работы квази-диска в mdos? В микро или наносекундах...

При случае я посмотрю в SignalTap-е сколько проходит от CAS до данных на ШД. Доверять этим показаниям будет нельзя, но как верхняя оценка типа "даже так можно" сойдет.

Тогда же и фотки.

[Improver]

Вот. Это из того же все идет, что в обычном DRAM (ну и SRAM) чтение это просто действие по умолчанию и специальной команды не требует. Лучше бы вообще ЧТЗУ не выводили, только с толку сбивает.

Может и так, но по какой-то неведомой причине в той же РЕ3 квази-диска отрабатываются ситуации, когда есть и сигнал на запись WE, и сигнал ЧТЗУ, и тогда приоритетным считается ЧТЗУ.

Хм... Заглянул ещё раз в прошивку РЕ3...

Прошивка

Таблица прошивки формирователя сигналов CAS, WE:
       ________________
        00  08  10  18 
       ________________
        FC  FA  F6  FE 
        FE  FE  FE  FE 
        7C  7A  76  6E 
        7E  7E  7E  7E 
        DC  DA  B6  AE 
        FE  FE  FE  FE 
        FC  FA  F6  EE 
        FE  FE  FE  FE
       ________________

[свернуть]

По адресу 18h стоит значение 0FEh, а это значит, что при обращении к четвёртому банку памяти (11b) и при ЧТЗУ=0, WE=0, CAS=0 не будет производится ни запись, ни чтение... Это правильно, или там просто опечатка и по этому адресу должно быть значение 0EEh?

[svofski]

Могу только сказать, что никогда не видел до сих пор ЧТЗУ и ЗПЗУ вместе. Надеюсь, что так и будет дальше впредь.

[Improver]

Может и так, но по какой-то неведомой причине в той же РЕ3 квази-диска отрабатываются ситуации, когда есть и сигнал на запись WE, и сигнал ЧТЗУ, и тогда приоритетным считается ЧТЗУ.

Я извиняюсь -- не учёл ещё одну линию с РЕ3, ту, которая идёт на вход ВШ (DCE) микросхемок К589АП26. В случаях с ЧТЗУ=0 и WE=0, а также в случаях с ЧТЗУ=1 и WE=1, туда подаётся единица, т.е. шинные формирователи передают данные с ШД на микросхемы памяти, но записи нет, потому что при этом на память не подаётся сигнал WE. В этих ситуациях, значит, просто ничего не происходит -- ни чтения, ни записи. Собственно, и опечатка в прошивке РЕ3 ни на что не влияла.

[svofski]

А это никак не связано с регенерацией?