Быстрая и медленная память 128к

[Barmaley_m]

а также некоторые промежуточные состояния проца, когда он активирует memrq, но rd и wr не активирует, т.е к памяти реально не обращается

А что это за состояния такие? Мне на ум приходит только "регенерация памяти" во время цикла M1. Младшие биты шины адреса в этом случае берутся из регистра R, а старшие - кажется, из регистра I. В связи с этим, если регистр I указывает на медленную память - то тормоза будут постоянно, получается? Независимо от того, где выполняется код и откуда читаются/записываются данные?

Далее, проц обращается к памяти также во время цикла подтверждения прерывания. Я слышал, что на оригинальных спеках есть проблемы еще и из-за этого, т.е. нельзя допускать чтобы регистр I указывал на медленную память. Поправьте, если я ошибаюсь.

И еще. Продолжительность тормозов, в наихудшем случае, как я понимаю - это если проц обратился к памяти в начале отображения строки. Поскольку пиксельная частота 7МГц - то один такт 3.5МГц - это четверть знакоместа, а всего в строке 32 знакомест, т.е. максимальная задержка будет 128 тактов, а потом, до начала отображения следующей строки, задержек не будет? Есть ли реализации "умного" доступа к медленной памяти, когда проц обращается к ней только когда он "знает", что не столкнется с юлой?

[SAM style]

И еще. Продолжительность тормозов, в наихудшем случае, как я понимаю - это если проц обратился к памяти в начале отображения строки. Поскольку пиксельная частота 7МГц - то один такт 3.5МГц - это четверть знакоместа, а всего в строке 32 знакомест, т.е. максимальная задержка будет 128 тактов, а потом, до начала отображения следующей строки, задержек не будет?

Нет, проц затормаживается не на все 32 знакоместа, а только до того момента, как ULA отпустит память. Если не ошибаюсь, максимальная задержка - 6 тактов

[TmK]

Смысл задержек - простой, если в момент обращения к медленной памяти юла читает память, то проц тормозится до момента когда юла закончит свои дела, по сути, пока луч летит по экранной области, т.е юла занимает память и проц вынужден ждать. Прикол еще в том что под обращением проца к памяти понимается не только реальное обращение, но и обращение к портам, а также некоторые промежуточные состояния проца, когда он активирует memrq, но rd и wr не активирует, т.е к памяти реально не обращается

oO!!!
Примеры команд вызывающие промежуточное состояние плз? не особо осознал.

[Дмитрий]

В связи с этим, если регистр I указывает на медленную память - то тормоза будут постоянно, получается?

Я слышал, что на оригинальных спеках есть проблемы еще и из-за этого, т.е. нельзя допускать чтобы регистр I указывал на медленную память. Поправьте, если я ошибаюсь.

Поэтому меня Pawel/RS постоянно по рукам бил, когда я I и обработчик прерываний помещал в адресах #4000-#7fff. У них на Байтах тогда программы глючили и не работали.

[goodboy]

вот наглядный пример работы участка кода в быстрой и медленной странице памяти.
http://zx.pk.ru/attachment.php?attac...1&d=1356084928

[introspec]

Примеры команд вызывающие промежуточное состояние плз? не особо осознал.

Если я правильно понимаю, о чём идёт речь, halt будет наиболее очевидным примером такой команды: "Each cycle in the HALT state is a normal M1 (fetch) cycle except that the data received from the memory is ignored and a NOP instruction is forced internally to the CPU."

[Advertiser]

[SAM style]

Если я правильно понимаю, о чём идёт речь, halt будет наиболее очевидным примером такой команды: "Each cycle in the HALT state is a normal M1 (fetch) cycle except that the data received from the memory is ignored and a NOP instruction is forced internally to the CPU."

Судя по написаному, чтение с адреса PC происходит как обычно (mreq+rd), но PC не увеличивается (?), а считанный на шину данных код не выполняется.

[ZXMAK]

oO!!!
Примеры команд вызывающие промежуточное состояние плз? не особо осознал.

например:
DJNZ disp - на 5 тактов выставляет значение PC на шину адреса
RET c - на 1 такт выставляет значение IR (это как-раз то, о чем Barmaley_m выше спрашивал )
DEC (HL) - на 1 такт выставляет значение HL
и т.п.

[Barmaley_m]

DJNZ disp - на 5 тактов выставляет значение PC на шину адреса

И при этом что, активируется MREQ?

[ZXMAK]

И при этом что, активируется MREQ?

При этом ula думает что идет обращение к памяти, активируется помоемому rd без mreq или наоборот . Надо смотреть диаграммы, я честно говоря уже не помню подробностей.