Запуск Специалиста 48 SRAM с новой ревизией платы от Павла Рябцова [Архив] - Страница 2 - Speccy

PVV

22.08.2018, 23:55

...заменить на АП6 сигнал на 1й ножке надо с /WR на /RWE - почти наверняка проблема с шумом уйдет...
такая замена хоть и решает проблему с шумом на экране, но, с точки зрения корректности работы микросхем не очень хорошая (хотя без этой доработки все аналогично некорректно), и вот почему-
АП6 работает или в одну сторону или в другую, в зависимости от состояния ножки DIR(направление). Рассмотрим такую ситуацию, ЦП пишет в ОЗУ, на ШД он выставляет свои данные для записи, формирует /WR(1я ножка АП6), АП6 передает эти данные в ОЗУ, и тут подходит цикл вывода изображения на экран(сигнал S/C), но ЦП свой цикл записи еще не закончил(/WR еще активен)! АП6 продолжает работать в направлении из ЦП в ОЗУ, а ОЗУ уже получило адрес вывода изображения и на свои выходы выставляет свои данные - получили работу выход на выход - это тот самый шум, что мы видим на экране и потенциально опасную ситуацию, которая может привести к выходу из строя этих МС (те или АП6 или ОЗУ, обычно АП6 мощнее и вылетает ОЗУ, плюс ОЗУ еще и греться будет прилично пока работает). Сигнал /RWE от /WR отличается тем, что к нему подмешан сигнал S/C, и в цикле вывода изображения он становится не активным. Таким образом предложенная выше замена решает ситуацию работы навстречу выходов ОЗУ и АП6, пропадает шум, но теперь то АП6 переключив направление работает навстречу ЦП! и потенциально опасная ситуация осталась, но теперь первый кандидат на вылет будет ЦП :(. И правильным решением будет не замена /WR на /RWE, а , все же, модификация прошивки ПЛИС по второй управляющей ножке АП6 /OE - отключение выходов, те нужно подмешать сигнал S/C к сигналу /RAM, который идет на /OE АП6(19я ножка). В таком случае работа всех микросхем будет полностью корректной, и почти наверняка потребление платы на ~50мА должно упасть.
Вообщем резать дорожки на плате не нужно, а надо модифицировать прошивку ПЛИС, но если это для проверки - шум на экране от БП или это так работает схема, то сделать можно (хотя бы по тому, что ЦП сейчас стоит дешевле чем ОЗУ...).

А вот почему у fifan его плата работает чисто, это вопрос, ЦП дает короткий импульс /WR? так это от /F1 и /F2 зависит...даже быстродействие ОЗУ здесь ни причем, вроде как. Эта проблема и на МХ2 должна бы проявиться, там все аналогично...

fifan

23.08.2018, 10:30

Тогда меняю прошивку и по подсказке PVV подмешаю сигнал S/C. Прошивка вечером.

Сегодня подключу свой Специалист SRAM и запишу на видео как он работает. Но уверяю вас что таких артефактов у меня не было.

- - - Добавлено - - -

А нет нашёл время сделать прошивку сейчас. См. в первом посту данной темы.

tigr101274

23.08.2018, 11:57

А нет нашёл время сделать прошивку сейчас. См. в первом посту данной темы.
Чудненько, вечером проверю.

tigr101274

23.08.2018, 16:53

Чудненько, вечером проверю.
Проверил, все отлично, к качеству картинки претензий нет.
Час сижу играю с детьми, ностальжи, первый комп собранный в детстве все таки.
http://f23.ifotki_.info/thumb/9ad7b49bb363bed597e318176ba5db06023f45317695871.jp g (http://i-fotki.info/23/9ad7b49bb363bed597e318176ba5db06023f45317695871.jp g.html) http://f23.ifotki_.info/thumb/47f0a1d62c2d4c57149d129c9f9ed0a4023f45317695872.jp g (http://i-fotki.info/23/47f0a1d62c2d4c57149d129c9f9ed0a4023f45317695872.jp g.html)

Павел Рябцов

23.08.2018, 17:49

Проверил, все отлично, к качеству картинки претензий нет.
Час сижу играю с детьми, ностальжи, первый комп собранный в детстве все таки.
https://yadi.sk/i/nPp3XwpX3aVwA3
https://yadi.sk/i/CGhKgpUG3aVvkx

Сергей, так что с SD? Победил? Я про вторую версию платы.

fifan Виталий, а можете упаковать прошивку вместо 84 ногой в ЕРМ7128 100 ногую, чтоб уменьшить занимаемое место? Есть тут задумка у меня.

fifan

23.08.2018, 18:12

Можно, хоть в какую плисину. Рисуем схему, плату. Пины плисины можно перераспределить назначить потом, вывести "пауком", например как у меня (http://www.spetsialist-mx.ru/for_out/SpetsialistSRAMtop.png), видно как проводки уходят в разные стороны платы от плисины, я и самую плисину расположил ровно посредине платы.

tigr101274

23.08.2018, 18:27

Сергей, так что с SD? Победил? Я про вторую версию платы.
Павел увы, пока никак не получается запустить, проверил все выходы SD вроде все соответствует схеме, причем на обеих платах второй версии результат одинаков. Позже буду сравнивать обе платы. Детали на обеих платах идентичны друг другу.

Павел Рябцов

23.08.2018, 18:37

Павел увы, пока никак не получается запустить, проверил все выходы SD вроде все соответствует схеме, причем на обеих платах второй версии результат одинаков. Позже буду сравнивать обе платы. Детали на обеих платах идентичны друг другу.

Попробуйте сигнальные выводы продублировать проводами, т.е. от SD карты до Атмеги. Есть подозрение не гадит ли 34063, как раз SD_SCK проходит мимо её.

fifan

23.08.2018, 18:41

Кстати, Павел у тебя мало блокировочных конденсаторов на плисине. Чувак здесь (https://drive.google.com/open?id=1aX5c-Tw5pbM7Cgv34pExYTKxobbk9goM) поставил 8 штук. Я ставил 4 по одному на каждую сторону ряда выводов.

Павел Рябцов

23.08.2018, 18:43

Кстати, павел у тебя мало блокировочных конденсаторов на плисине. Чувак здесь (https://drive.google.com/open?id=1aX5c-Tw5pbM7Cgv34pExYTKxobbk9goM) поставил 8 штук. Я ставил 4 по одному на каждую сторону ряда выводов.

Виталий, у меня всё там не так)))

fifan

23.08.2018, 18:49

Я подсчитал по фото твоей платы - 2 блокировочных конденсатора - чертовски мало.

Павел Рябцов

23.08.2018, 18:54

Я подсчитал по фото твоей платы - 2 блокировочных конденсатора - чертовски мало.
Ну нет, такого быть не может, надо схему глянуть. Или разговор про плисину?

fifan

23.08.2018, 19:01

На одну плисину нужно минимум 4 штуки (EPM7128SLC84), я привёл ссылку - там поставили по одному конденсатору на каждый плюсовой вывод плисины. Кашу маслом не испортишь.

tigr101274

23.08.2018, 19:19

Попробуйте сигнальные выводы продублировать проводами, т.е. от SD карты до Атмеги. Есть подозрение не гадит ли 34063, как раз SD_SCK проходит мимо её.
Обязательно попробую, но позже, в этом плане разводка первой версии платы отличается от второй?

Павел Рябцов

23.08.2018, 19:43

Обязательно попробую, но позже, в этом плане разводка первой версии платы отличается от второй?

Так конечное, разводит автомат, я то к этому не имею отношения))
Сергей, поставьте диптрейс, там есть бесплатная версия, я скину файл платы обеих версий.
Ну или можно ещё отрубить -5вольт на плате и подать с другой платы прямо на проц.

fifan

23.08.2018, 20:14

Намного проще и лучше поставить на плату преобразователи напряжений: +5В -> -5В, +5В -> +12В, например по этой схеме (http://www.trolsoft.ru/ru/sch/rk86-power). Я ставлю уже на второй свой Специалист, прекрасно работают.

Павел Рябцов

23.08.2018, 20:22

tigr101274

24.08.2018, 02:10

Так конечное, разводит автомат, я то к этому не имею отношения))
Сергей, поставьте диптрейс, там есть бесплатная версия, я скину файл платы обеих версий.
Ну или можно ещё отрубить -5вольт на плате и подать с другой платы прямо на проц.
ОК, жду файлы

Намного проще и лучше поставить на плату преобразователи напряжений: +5В -> -5В, +5В -> +12В, например по этой схеме. Я ставлю уже на второй свой Специалист, прекрасно работают.
Надо попробовать, кто то платками барыжил такими

tigr101274

25.09.2018, 07:00

2. ПЗУ (DS2) (ROM-диск) будет использоваться своё для МХ.
Можно ли ожидать прошивку?

fifan

25.09.2018, 10:00

Можно ли ожидать прошивку?
К сожалению, я уже писал ранее, МХ никак не хочет запускаться. ЕСть какие-то подводные камни при записи цвета в ОЗУ. Как-только у меня получится симуляция проекта я прошивку выложу здесь. Произойдёт это в ближайшее время.

fifan

30.10.2018, 19:49

Уже более полгода не могу никак в Специалисте SRAM заставить работать контроллер цвета. В режиме "Стандарт" всё прекрасно работает, цвет есть. В "МХ" ничего нет, даже практически изображения. Если вывести через тюльпан чёрно-белое изображение, то МХ режим работает нормально - и RAM и ROM-диски работают, тесты проходят.
Я тут привёл кусок схемы, в большинстве относящийся к контроллеру цвета. Сигналы в плисине и в схеме продублировал.
Помогите, подскажите что не так.
Ещё раз повторяю, что в режиме "Стандарт" цвет и изображение есть, входной регистр для этого режима - DD6. Общая часть контроллера цвета - DS1, DD8, DD9.

https://thumb.ibb.co/kev8xf/color-controller.png (https://ibb.co/kev8xf)

PVV

30.10.2018, 21:13

Схема взята от МХ2, как я понимаю, а там формирование /RWE2 сделано иначе, там этот сигнал называется CST и в его формировании задействован не /WR как здесь, а /WE. Для чего это так и поможет ли я не знаю, но проверить эту цепь стоит.

balu_dark

30.10.2018, 22:56

Ир13 2 и 22 вывод точно не надо к плюс пяти тянуть ил ик земле ? В какой то серии микросхем ноги в воздухе оставлять нельзя - обязательна подтяжка. Я так встрял с Ленинград -1 при настройке - долго не мог понять почему не работали микросхемы как надо , пока не догадался посадить все входы через резисторы на нужные уровни. И немного смущает клок - кроме частот ничего. а есть уверенность что не может быть конфликтов на шине , или варианта что ни одно устройство не выдало цвет а регистр соответственно ничего и не видит на входе? ведь синхронизация 8080 отличается от дубового клока Z80 ? Регистр У7 берет прямо с проца данные ? U1 как сформирован ?

В оригинальной схеме вместо ИР33 стоит повторитель АП6 который не защелкивает данные и имеет инверсию выходов. А вот аналога D7 я там вообще не вижу. Я осознаю что это защелка цвета, но тогда тем более непонятно логику ее управления учитывая что она висит на шине данных процессора а не рам.

fifan

31.10.2018, 04:58

Формирование сигнала /WE, как в МХ2, (хотя я эту схему не повторял) я пробовал с замесью частоты в 2,5 МГц - не прокатило. Повторяю, что в стандарте всё работает. Не подключённые выводы ИР13 попробую подтянуть к плюсу через резистор, спасибо за подсказку.

Именно работа DD7 меня смущает.
Формирование сигнала U1 - аналогично U0 на D11. 3 на этой схеме (http://www.spetsialist-mx.ru/schemes/SpetsialistMX1.png), т. е. входы на выход 9 DDВУ и /WE.

Мне тут PVV внушал, что нужно ставить два регистра вместо DD7, типа так не прокатит. Но если взглянуть на эту схему контроллера цвета (http://www.spetsialist-mx.ru/schemes/ColorController2.png), то можно увидеть, что данные с шины данных защёлкиваются именно одним сдвоенным ИР16 (D1, D2). Именно с выходов памяти сигналы по этой схеме далее проходят через два регистра. Хотя у меня в режиме стандарт справляется с этим один регистр DD8 ИР13.

balu_dark

31.10.2018, 16:11

Но дело в то что на вашей схеме этот регистр не подключен к памяти ;) он подключен к шине проца насколько я вижу.О чем пытаюсь сказать - на схеме специалист48 СРАМ оба чипа памяти имею CD0 и MD0 шину - а на картинке расширения цвета парой постов выше .
Осознал наконец назначение обоих регистров DD7 DD3. Все - это просто окна для работы процессора с памятью. Бред выше - считать ересью! Остался вопрос - как формируются RC,GC,BC? Ибо из них как я понимаю и генерится байт цвета в память.

Еще - так как это статика а не динамика -не проще ли ее садить на одну шину и управлять через CS. Не вижу смысла в доп регистрах через которые идет работа. НЕ совсем понимаю смысл работы некоторых регистров защелкивание которых связано только с генератором тактов, и никак не привязано к сигналам выборки непосредственно памяти - там где это применялось , стоял драм с синхронной регенерацией и память выдавала в ее момент данные. Но сдрам то от этого отвлечен. Он же выбирается другой схемой, и я думаю без жесткой привязки диаграм. вероятно надо заводить некий аналог CAS или RAS на сигнал выборки SRAM.

fifan

31.10.2018, 16:34

Двухнаправленный буфер DD3 я нарисовал, т.к. управление им (сигнал /RAM) выводится с ПЛИС, в обработке цвета он не участвует. Микропроцессор выводит на шину Dn код цвета (http://www.spetsialist-mx.ru/images/colortable2.png), цвет защёлкивается сигналом U1. Шина данных ОЗУ цвета (DS1) - это CDn. Т.к. адресная шина ОЗУ цвета и основного ОЗУ (на моей схеме его нет) одна и та же (MDn), то параллельно с записью информации в основное ОЗУ в ОЗУ цвета записывается информация о цвете.

Если присмотреться внимательнее на схему Специалиста МХ2, то можно найти одни и те же по действию микросхемы (DD46, DD48, DD51 (http://www.spetsialist-mx.ru/schemes/SpetsialistMX_2_6.png)), (DD38 (http://www.spetsialist-mx.ru/schemes/SpetsialistMX_2_4.png)). В Специалисте SRAM вся логика, кроме буферов, регистров, памяти и др. запихано внутрь плисины.

balu_dark

31.10.2018, 16:56

Логика вряд ли в схемном вводе делалась? Можно увидеть код логики управления срам и регистров цвета ?
И исходя из этой схемы - три сигнала цвета с выхода ВВ55 должны быть предварительно инвертированы. Потому как в старой схеме применена инверсия - и неиспользованные биты были подвешены к плюсу а тут уже к минусу и регистр без инверсии.

fifan

31.10.2018, 17:53

balu_dark

31.10.2018, 19:00

А нарисованная логика ниже надписи "ПЛИС" не катит? Сигналы: CLOCK - 8 МГц, Xn и Yn - шина синхрогенератора. С тремя цветами всё нормально, где надо они инвертированы. Это же в режиме стандарт, в нём всё работает.

Я немного ввел в заблуждение - спрашивал я про схеме SRAM48. На этой схеме выше есть все сигналы кроме U1, S/C и WR_N.
S/C Предполагаю что переключатель стандартного режима или цветного и очевидно это триггер, U1 - Скорее всего это сигнал выборки определенного порта, в который заносится цвет, а вот Wr_N не понятно как формируется. Я правильно предполагаю?

PVV

31.10.2018, 19:29

Сложно гадать о том, почему схема не работает и не видеть эту схему полностью, но попробую. DD7 регистр цвета, в который процессор записывает нужный цвет по U1, те запись по адресу 0xFFF8. Далее процессор пишет в видео ОЗУ параллельно формируя сигнал /RWE=0 на DS1, при этом на DD7 сигнал /RWE2 тоже становится = 0, и DD7 записаный цвет выставляет на шину CDx. Затем по переходу сигнала /RWE из 0 в 1 происходит сама запись в DS1, но! DD7 должна все еще держать данные для записи! Дальше все работает одинаково как в std так и в MX.
И вся проблема может быть во времянках формирования /RWE2 и /RWE, те переход из 0 в 1 сигнала /RWE2 должен быть позже! чем /RWE.
Что можно сделать - подвесить резистор ~1-10К на любой из сигналов CDx и GND. Включить питание и посмотреть, появилась ли заливка экрана цветом, соответствующим резистору на CDx (нужно посмотреть кто из CDx фон, а кто цвет знакоместа). Если заливка появится, значит на DD7 сигнал /RWE2 снимается раньше /RWE и в ОЗУ цвета пишется шина CDx висящая в воздухе, те все сигналы в логической 1. Дальше думать над логикой формирования этих сигналов, чего на приведенных фрагментах схемы не видно. Если же этот трюк не пройдет, то смотреть есть ли вообще запись в DD7 по U1... но это после...

fifan

31.10.2018, 19:52

PVV

31.10.2018, 20:44

... Кстати цвет тона или чернил выбирать?
скорее всего тона, но может и без разницы...

balu_dark

31.10.2018, 23:55

Верно только U1. S/C - триггер синхрогенератор/процессор. Указывает откуда берётся адрес на ОЗУ: с процессора (0) либо с синхрогенератора. У меня внутренность почти такая же, как в Специалисте SRAM 48 (http://www.spetsialist-mx.ru/for_out/spetsialist_sram_48_pr.bmp). /WR - это сигнал с процессора.

- - - Добавлено - - -

Очень всё логично рассуждаешь. Нужно это попробовать. Ведь всё верно - экран сейчас почти всегда чёрный, иногда проскакивают отдельные буквы и не того цвета. Можно же удлинить сигнал /RWE2 (сигнал записи в регистр цвета, режим МХ). Получается так. В стандарте этот сигнал (/RWE1) нормальной длительности и цвет успевает записаться во входной регистр. Но в МХ мы имеем дело ещё и сигналом защёлкивания U1, а может и его длительность маловата. Я думаю просимулировать все упомянутые сигналы и засечь их длительность. Да и параллельно проверить с подвешиванием резистора на цвет. Кстати цвет тона или чернил выбирать?

Вот именно поэтому я и стал спрашивать про формирование сигналов! Ведь выход вашего регистра по той схеме что вижу я будет работать ИСКЛЮЧИТЕЛЬНО ТОЛЬКО в момент подачи на него сигнала WR процесора. если запись процессором НЕ идет - выход регистра будет всегда открытый коллектор или просто не активен. Тем более что у вас сюда же замешан сигнал который говорит о том что процессор не активен. Тоесть логическое противоречие налицо - Выход регистра доступен только в момент когда процессор выбрал адрес цвета и WR процессора S/C в нуле. То есть нужно существующий сигнал RWE2 Завязать логикой с U1 и подключить к выводу 11 а вот на вывод 1 подать теоретически инверсный S/C.

Заменить в плис OR3 в формирователе RWE2 на NOR3 с его выхода подать на AND2 на второй вход которого подать ваш U1 а с выхода AND2 подать сигнал на 11 вывод ИР33 вместо прежнего U1. А вместо /RWE2 подать ~S/C.
Вот с такой схемотехникой - будет работать правильно - при записи в регистр цвета - цвет будет запоминаться в регистре а показываться в момент работы экрана. Там где не нужно - бланк будет выводить черный цвет.

П.С.

Хотя опять брежу - замысел понял - регистр подключается во время записи в рам значения цвета. А не для вывода его в регистр ИР13. Вот хреново видеть только кусок схемы, а не ее сразу всю! приходится паралельно смотреть все другие схемы!
в таком случае схема правильно построена. по моему тогда RC цепочка справится с удлинением длительности сигнала.
Надо смотреть осцилографом разницу между RWE и RWE2. И что то добавлять в формирование RWE2.
Потому что с одной стороны он должен совпадать по фазе с началом низкого уровня RWE который идет на ОЗУ DS1(тесть быть активным при активном сигнале RWE чтобы с выхода его - информация попала на вход ОЗУ и была записана) А во вторых не должен мешать если процессору не нужно записывать цвет.
Покажите пожалуйста схему как идет формирование сигнала записи в озу цвета. Оба сигнала RWE и ROE. Ведь это ОЗУ не только для цвета но и для данных каких то используется? или это исключительно видео ОЗУ ?
Гложет некое чувство что чего то не хватает.
Есть вариант что все вообще правильно работает но почему то не записывается в РАМ. Просто если этот рам используется только как память цвета - почему бы вместо ~RWE просто не подать ~RWE2 на вход записи в ОЗУ ?
U1 надеюсь имеет 1 при записи в порт цвета а не ноль ?

PVV

01.11.2018, 00:25

Ведь выход вашего регистра по той схеме что вижу я будет работать ИСКЛЮЧИТЕЛЬНО ТОЛЬКО в момент подачи на него сигнала WR процесора. если запись процессором НЕ идет - выход регистра будет всегда открытый коллектор или просто не активен.
так именно так и должен этот узел работать!
Цвет из регистра на шину CD выставляется только в моменты записи от ЦП, а когда идет цикл вывода на экран на шину CD коды цветы уже идут из ОЗУ цвета и выход регистра должен быть выключен!

balu_dark

01.11.2018, 01:28

Да, я уже разобрался в логике работы - почитайте там выше в П.С. добавил.

- - - Добавлено - - -

Итого - что вижу я глазами анализируя 4 схемы - спец МХ на драм , спец 48 срам и спец 512 срам и данный огрызок схемы.
В спец 48 память DS2 абсолютно дублирует память основную по чтению и записи, но выходит чисто на сдвиговый регистр формирующий Черно-Белый видеосигнал видимой области изображения.
В данной схеме, я вижу только ОЗУ которое выводит только цвет на мультиплексор цвета( всей схемы этой совмещенной версии я не видел, если она есть - ткните плиз ссылкой - на сайте Fifan, я не нашел)
В связи с чем два вопроса - как формируется сигнал V который суть выход черно белого регистра говорящий что идет цвет точки или цвет бумаги.
И каким образом в этой новой схеме DS1, в которую пишут цвет, понимает что это не запись чб изображения в ОЗУ экрана, а запись только атрибута цвета. Потому что я не вижу что как то изменились имена сигналов относительно схемы СПЕЦИАЛИСТ 48 SRAM.
То есть - если я прав и в DS1 пишется исключительно только ЦВЕТ с регистра цвета, для одного знакоместа. Тогда на вход записи DS1 надо подать действительно не ~RWE а просто ~RWE2( вернее выход с 2OR на котором замешаны WR_N и S/C иначе если использовать ~RWE2 то MX станет цветным, а на стандарте цвет пропадет). А вот если она еще содержит черно-белое изображение и с нее идет еще сигнал на ИР16 которые/я( просто не помню это два корпуса или оба регистра в одной микросхеме) формируют черно белое видео - тогда не пойму как оно сможет работать - веть тогда одновременно будут попытки записи и цвета, и пикселей черно белого режима и будут греться ИР33 работающие вдвоем на выход - одна со стороны шины данных, а вторая со стороны цвета.

П.С. Предлагаю проверить не появится ли цвет в режиме МХ если на 29й пин микросхемы DS1 подать вместо ~RWE сигнал ~RWE2.
Если цвет появится в МХ но пропадет в стандарте , то выполнить доработку сигнала записи в DS1 по схеме предложеной в тексте выше. Итого для проверки не придется городить резисторы, а просто отрезать сигнал от 29го пина DS1 и подать на него перемычкой сигнал с первого пина DD7.

fifan

01.11.2018, 07:51

Не хотелось бы что-то резать, лучше прошивку менять. Я то отрежу, а вот десяток пользователей платы расширения Специалиста SRAM 512 MX не хотелось бы напрягать. По мне так лучше что-то сделать с сигналами /RWE2 или U1, чтоб только допилить режим МХ. Стандарт уже работает и не хотелось бы его схемотехнику трогать.

Если посмотреть схемотехнику Специалиста МХ2, то можно увидеть, что сигнал записи в ОЗУ основное/цвета смешивается из выборки самой ОЗУ (сигнал /RAM), сигнала S/C, самого /WR и (это я хочу отметить) частоты в 2,5 МГц. Последний сигнал у меня в режиме стандарт не используется и всё-равно всё работает.

Ещё. Когда-то при сборке Специалиста МХ2 у нас возникли вопросы по формированию сигнала записи во входной регистр цвета в режиме МХ. Тогда мы тупо заменили сигнал /WR на /WE. Я же использую в сигнале /RWE2 сигнал /WR, я так думаю он короткий, не измерял точно его длительность, но помню по эпюрам.

https://preview.ibb.co/nwGJ00/nx2-signals.png (https://ibb.co/btgU7f)

balu_dark

01.11.2018, 12:28

Понятно что не хотелось бы резать :) я пока говорю о быстрой проверке идеи. Ага - нашел схему Мх2 , ее как раз и не хватало.
Во первых в ней вижу три микросхемы статик рам. получается одна - основная память а две дублируют запись в нее, но каждая дает свою информацию - одна цвет, другая пиксель дату.
Проблему вижу наверное одну - цепь формирования WE .
2.5 Мгц - это явно попытка выровнять выборку согласно тактированию процессора. Но у нас ~WR то , дает только процессор - зачем тогда лишняя задержка сигнала элементом D20:1.
Далее само формирование сигнала RAM вносит задержку в CPLD схема абсолютно такая же ? если да то могут быть приличные задержки из за каскадирования .
Если все это формируется внутри CPLD - Есть ли возможность убрать привязку к 2М5 и изьять D20:1, а D20:2 Заменить на два библиотечных элемента OR и NOR чтобы убрать DD18:3
А для D7:3 сделать паралельный элемент ЛА3 с выхода которого - подавать на D21:1 минуя D18:1.
Кстати !!! В формировании S/C уже участвует 2М5!!!! каков вообще смысл в D20:1 ?

Поправка - возможно таки дело именно в задержке... Поскольку именно Стандарт режим идет хоть и с задержкой, но привязано к выборке ~RAM Предлагаю и в МХ
использовать на пятом пине D30:2 вместо ~WR таки ~WE. Тогда цвет МХ тоже будет доступен в момент выборки RAM, а не раньше нее.
Потому что ~WR с процессора приходит раньше, чем сигнал ~WE который задержан длинной цепью его формирования. И в RAM все пишется именно по сигналу ~WE.
Поэтому в стандарте цвет выставляется регистром одновременно с сигналом записи в рам, а в МХ регистр ничинает давать данные раньше момента записи на задержку между ~WR и ~WE соответственно и удерживает эти данные меньше на это же время. И его может не хватить на защелкивание памяти.

fifan

01.11.2018, 13:41

Схема МХ2 и Специалиста SRAM разные. Вот кусок схемы интересующих нас сигналов, вся внутренность плисины (http://www.spetsialist-mx.ru/for_out/spetsialist_sram_cpld.jpg).

https://image.ibb.co/eKNTHf/sram-signals.png (https://imgbb.com/)

Как такового сигнала /WE в схеме нет, всё формируется с помощью /WR. Но если посмотреть схему формирования сигнала /RAM в режиме Стандарт и МХ, то время их формирования (от адреса до выхода сигнала) различное.

PVV

01.11.2018, 14:40

Что то я не увидел по схеме плис на какую ножку выходит сигнал /IOP ? без него на DD3 сигнал /U1 не сформируется ( на то, что назначение ножек плис не подходит к плате из этого топика я закрою глаза :) ).

fifan

01.11.2018, 15:10

Селектор адресов, в том числе и дешифратор устройств с выводом всех выборок внешних устройств (режим МХ) есть уже в плисине. Для режима Стандарт (на приведённой ссылке на схему плисины) также сформированы сигналы /IOP, /RAM, /ROM - по буквам понятно для чего эти сигналы нужны. Наверное стоит ещё раз упомянуть что схема Специалиста SRAM 48 от Павла Рябцова повторяет мою схему, но без МХ (Павел МХ сделал во вставляемой поверх основной платы расширении). Естественно номера выводов плисин не будет совпадать. Я уже приводил фото моей платы (http://www.spetsialist-mx.ru/for_out/SpetsialistSRAMtop.png), вот её схема (http://www.spetsialist-mx.ru/for_out/SpetsialistSRAM.pdf).

Если не понятно где выборка /IOP по схемы плисины поясню. Видите вверху справа две обнесённые чертой логические схемы - это внутренность ИД7 нарисованные логикой, можно в Стандарте схему сократить, но я не стал - вентилей в плисине достаточно. Соответственно сигнал /IOP - это сигнал /CS.

balu_dark

01.11.2018, 15:26

А по какой причине изменена фаза сигнала S/C в этой прошивке ? ведь он получается теперь не в первом полутакте как в других моделях а в последнем ?

fifan

01.11.2018, 15:35

А по какой причине изменена фаза сигнала S/C в этой прошивке ? ведь он получается теперь не в первом полутакте как в других моделях а в последнем ?

Не совсем понял вопроса.

balu_dark

01.11.2018, 15:54

внутри плиса смешивание двух частот выполнено на схеме 2или-не и единица S/C, то есть скрин, появится в конце третьего полупериода большей из частот приходящих на эту схему.
А во всех остальных схемах которые я вижу, этот формирователь выполнен на элементе 2И и единица на выходе S/C, тоесть скрин, возникает в первом полупериоде большей частоты.
нарисуйте на бумаге в клетку два периода по 2 клетки и под ними один период на 4 клетки и посчитайте состояния для 2И и для 2 ИЛИ-НЕ , нарисуйте их под этими же периодами - и поймете о чем я говорю.
Фактически на новой прошивке S/C смещен на такт 5мГц позже чем в старых схемах, вернее на полтора такта.

fifan

01.11.2018, 16:43

Фактически на новой прошивке S/C смещен на такт 5мГц позже чем в старых схемах, вернее на полтора такта.
Теперь понял. Схему сочинял не я, растактовки не проверял.
Правильнее, наверное будет где-то так (сигнал DD12.1 вывод 8). Симуляцию освою - проверю все сигналы.

http://www.spetsialist-mx.ru/images/diagram.png https://preview.ibb.co/bDHPa0/pic-sram1.png (https://ibb.co/gNwvhf)

Немного просимулировал. Сигнал S/C вроде соответствует, но у Волкова он привязан к SYNC и несколько длиннее, у нас этот выход процессора не используется. Аналоги сигналов VRG и ACK нужно найти - потом допишу. Еще симулятор не выдал /RWE и /RAM - попробую его заставить их выдать.

balu_dark

01.11.2018, 17:36

Ага похоже именно он , но у Волкова он как то хитро на триггере собран и получается растянут на два процессорных цикла. А в плисе он просто тупо привязан к двум частотам.

fifan

02.11.2018, 17:59

Долго не мог понять почему не эмуллируются сигналы в режиме Стандарт, а потом допёр, что при сбросе срабатывает схема начального пуска и комп уходит в режим чтения ПЗУ. Занулил /RAM в режиме Стандарт и получил эпюры. Одновременно на рисунок вывел и сигналы в режиме МХ. Как всё чётко одинаково, неправда ли?

https://image.ibb.co/duZmq0/sram-em2.png (https://imgbb.com/)

Можно заметить, что /RAM повторяет /S/C, а /RAMWE повторяет /WR.

balu_dark

02.11.2018, 18:44

У F1 приличная задержка. А F2 совсем странно формируется. Хотя может это и от неудобной сетки но помоему сильно отличаются от оригинала - возможно из за задержек тактирования процессора - где то при записи чтении - пролетаем мимо времянок!
Даже в выставлении адреса виден сдвигпо времени и иголка на МА после СЕ00.
А добавить в симулятор формируемые внешними цепями сигналы выборки регистров можно ? И если можно было 2 картинки вряд тут выстраивать... а то не посещается на один экран и диаграмма Волкова и наша. Или вставьте просто их в один пост друг за другом - чтобы не нужно было очень сильно масштаб уменьшать для того чтобы обе картинки сразу видеть. А то очень мелкое все выходит :(

- - - Добавлено - - -

А можно сигнал СLK сделать инверсным ? на первой диаграмме отлично получилось и с масштабом и с тем что рядом обе эпюры. вот сделать бы для крайней картинки такое же но проинвертировать фазу CLK и показывать от его подьема в 1.

fifan

02.11.2018, 19:32

F1 и F2 правильной формы, они просто инвертированны, т.к. в схеме стоят инверторы на К170АП3. Симуляция всегда не идеальна - наблюдаются сдвиги про прорисовке.

PVV

02.11.2018, 19:52

Эксперимент с резистором проведен? Это сложно сделать? Мы сейчас гадаем что не работает, а может тут вообще, банально ИР33 дохлая (хоть резистор это и не покажет...)

- - - Добавлено - - -

Промоделировал я схему МХ, все там нормально с полярностями сигналов, хотя не нравится мне позиция врезки S/C в /RAMWE ( и он же /RWE2), но все работает. Возможно это недостатки модели ВМ80 (не учитывается время распространения и привязка только к F1) в протеусе (протеус 8.5, если что).

HardWareMan

02.11.2018, 20:55

Смотрю я на вас и мне хочется уйти в лес без шапки. Как раз зима. Копируете куски схем Волоква и моей, не понимая всей сути гения, заложенного в них. Напоминаю: эти схемы различаются по принципу работы, который вытекает из применяемого типа ОЗУ.

balu_dark

03.11.2018, 14:51

На оригинальной схеме специалиста - видно что весь тактовый сигнал инвертируется перед подачей на счетчики.
Протеус не может быть эталоном моделирования потому как только квартус правильно может просчитать задержки элементов и соединений внутри CPLD .
А по тому моделированию что я видел из протеуса сигнал F2 прилично сдвинут относительно F1. помимо того что они все выглядят инверсными Волковской( скажем так - оригинальной) диаграме.
Ввести инверсию тактов в виде еще одного инвертора - не сложно, как и моделирование начать не по спаду тактов а по нарастанию ( к слову это правильный подход).
Пока вообще не ясно - проблема со сдвигом сигналов из за других задержек - относительно рассыпной логики - или где то еще проблема.
Я не могу сравнить с диаграммами Волкова , потому как это надо фотошопить или пэинтить. А переделать симуляцию - пару раз кликнуть мышкой.
И думаю что внешние инверторы АП3 - тоже вносят задержку. Поэтому фаза F2 еще сильнее смещена.
Ощущение просто того что процессор пишет в один момент, а данные регистра активны в другой момент. Поэтому видим черный цвет, потому что в момент записи - регистр в З состоянии уже или еще.
И резистор нам вообще ничем не поможет, с таким же успехом его можно просто на плюс подать и мы увидим изменение аналогичное. какой смысл в подаче напрямую сигнала с шины данных на выход регистра через резистор ? Просто проверить что работает память на запись ? так это можно по другому проверить. Если проверять то нужно осцилографом смотреть активность на выходе этого регистра в режиме МХ. Ведь на шину памяти цвета выходят только два регистра цвета и все. Так вот для начала мы смотрим - есть ли в МХ выхлоп на этом регистре в принципе , и если его нет - меняем ИР33.
А вот если выхлоп есть - тогда надо двухканальным осцилографом посмотреть сигнал ~ОЕ регистра цвета и ~WE памяти цвета. Вангую что они будут идти в разное время.

Но по моему эти вещи настолько очевидны что Fifan их уже проверил... Наверное....

- - - Добавлено - - -

Смотрю я на вас и мне хочется уйти в лес без шапки. Как раз зима. Копируете куски схем Волоква и моей, не понимая всей сути гения, заложенного в них. Напоминаю: эти схемы различаются по принципу работы, который вытекает из применяемого типа ОЗУ.

Видеосигнал ( адреса видеопамяти и частотка видео) генерятся стандартно, не зависимо от гения :) Гений заключен в асинхронности работы видео и проца. Да это круто , они работают не мешая друг другу. Просто введение SRAM меняет и времянки и методологию работы.
Спектрум работает совершенно аналогично в этой части(формирование адресов и видеосинхры) и не только он к слову....
Но Ваш гений не буду преуменьшать. Помогите найти проблему :) Я считаю что дело в разносе времени записи в рам и времени открытия на выход регистра цвета.

- - - Добавлено - - -

У меня пока Специалиста в руках нет - МХ лежит за много километров от меня( думаю что МХ так как там RAMFOS из коробки стоит и помоему память расширена, но утверждать за расширение не буду - давно видел плату , не помню).
А новая плата Экспресса для сборки, пока ожидается . Как доберусь До любой - уже смогу и осцилографом потыкать , и логическим анализатором снять времянки, и к тому времени думаю что и Альтерой разживусь.
Кстати кто в Москве или МО может помочь с паралельным стиранием альтеры 128 и 64. А то взял лет 10 назад две пачки а у них у всех джитаг залочен :(

HardWareMan

03.11.2018, 20:38

Видеосигнал ( адреса видеопамяти и частотка видео) генерятся стандартно, не зависимо от гения :) Гений заключен в асинхронности работы видео и проца. Да это круто , они работают не мешая друг другу. Просто введение SRAM меняет и времянки и методологию работы.
Нет. Вся суть в арбитраже, он же сигнал S/C. В оригинальной схеме это сигнал SYNC процессора, задержанный на 1 такт F2. Это потому, что F2 = CAS памяти. А чтобы всё успевало, то за 8 точек делается 2 обращения к памяти и запоминается любое успешное. Для этого и стоит еще один регистр перед регистрами сдвига. В МХ2 сигнал S/C формируется во вторую четверть периода F2, т.е. он формируется каждое обращение процессора и нет нужны ставить дополнительный регистр перед регистрами сдвига. Такое позволяет именно SRAM достаточной скорости. А теперь ответе мне: подойдет ли схема арбитража от МХ2 в оригинальную схему?

- - - Добавлено - - -

Посмотрел я вашу схему в первом посте. У вас нет буферного регистра перед регистром сдвига (и атрибутным). А значит - забудьте про оригинальную схему, она не сработает.

balu_dark

03.11.2018, 22:18

Про то что отличается время срабатывания S/C ( фаза, место импульса) я уже обращал внимание выше.
Оригинальный цвет - у Fifan работает.
MX цвет , защелкивается при записи в регистр тоже правильно. Как мне кажется дополнительные буферные регистры при этом и не нужны в принципе.
А вот увязать выдачу сигнала из буфера цвета МХ с записью в ОЗУ цвета - действительно надо. Рекомендации по этому вопросу я тоже давал выше , но так и не понял они приняты или отвергнуты Fifan. Самое простое - так как память цвета не зависима от основной памяти. выставлять OE регистра цвета и сигналы выбора и записи в ОЗУ цвета, необходимо одновременно с WR в основное ОЗУ. Так как отображаться из него будут все равно только данные из видимой области, то запись можно просто запараллелить. И пусь себе регистр цвета пишет цвет всегда при записи в память . Отображается на экране все равно только определенная ее(памяти) зона.

А вот проверка МХ части резистором - не даст результатов - почему тоже подробно описал выше.

fifan

04.11.2018, 19:53

HardWareMan, ну давай вспомним, что это были мои первые опыты в 2009 г. по проектированию Специалиста на плисине. И все схемы этого Специалиста SRAM (и общая и внутренностей плисины) были предложены тобой. Часть схемы, потом были применимы в Специалисте МХ2. Когда-то данный компьютер был собран мною на монтажке под твоим руководством и прекрасно работал первое время. Я хотел потом перенести всё что было на монтажке на реальную плату, но ты предложил собрать Специалист МХ2. Его изюминкой стало программное переключение Стандарт -> МХ. Прошло столько лет, может я что-то в схеме изменил (хотя у меня есть старые оригиналы схемы), может ещё какая-то неисправность вкрылась, но факт остаётся фактом - цвета, да и вообще изображения в МХ режиме сейчас нет.

https://thumb.ibb.co/nedLNf/MyMX-1.jpg (https://ibb.co/nedLNf)

Shewan

07.02.2019, 01:35

Коллеги, а кто нибудь подключал к сей платке vga&pal кодер? Куда 9 пин присобачивать на генератор или еще куда? И какая прошивка? Ибо третье поколение аутофрендж выдает на монитор, а 2.0.8 цветной мусор...

HardWareMan

07.02.2019, 06:59