Второй процессор ВМ1 на плату в разьем МПИ сажаем?

[svinka]

2 пореза и 2 провода. Общая память по доступу к шине. для второго процессора

Повышение среднего быстродействия БК ожидается в 1.4 раза если на второй процессор возложить функции отрисовки или вычисления алгоритмов. Общая память. Главный процессор БК управляет стартом-пуском подчиненного

Подчиненный прерывания не обрабатывает. Классическое SMP

[CodeMaster]

Классическое SMP

Повышение среднего быстродействия БК ожидается в 1.4 раза
Для этого, как минимум, каждый проц надо снабдить собственным кешем, что бы ему было что курить, пока он ждёт освобождения шины.

[zx_]

не, кеш в виде 537ру10 можно только ко второму процу
чтобы не разбегаться и не портить основную машину

софтец нужен к такому проекту, Манве нужно соблазнить

[svinka]

каждый проц надо снабдить собственным кешем, что бы ему было что курить, пока он ждёт освобождения шины. Архитектура такого не предусмаривает. Процессор курит много и так. Шина вроде свободна на 50процентов в однопроцессорной конфигурации. а еще если выкинуть все гАвно что перерисовано с МС1201.01.... Зеленоградские дебилы не отличались умом и сообразительностью. Списывали друг у друга. Диссернет по ним плачет

[zx_]

svinka, схему ! хотелось бы
хотя здес наверное просто схема без макетирования не выйдет

[Manwe]

а еще если выкинуть все гАвно что перерисовано с МС1201.01....А что там можно выкинуть?

[Manwe]

Повышение среднего быстродействия БК ожидается в 1.4 разаНадо сразу ВМ1г ставить, чтобы умножать умел.

[bigral]

1. проблема арбитр памяти, нужна схема которая будет тормозить процессор если он запрашивает шину которая сейчас занята, до момента освобождения.

2. проблема lock-и (или транзакции), для того чтоб передать "сообщение" с одного процессора в другой нужен механизм останова другого процессора до момента готовности этого самого "сообщения" (подразумевается что для формирования "сообщения" нужно много циклов работы с памятью, а значит возможен вариант когда другой процессор считает не полностью готовое "сообщение" а всего лишь часть его, так как другие части еще не были сформированны первым процессором).

[Vslav]

1. проблема арбитр памяти, нужна схема которая будет тормозить процессор если он запрашивает шину которая сейчас занята, до момента освобождения.

Это есть готовое в ВМ1, ведущий-ведомые через DMGI/DMGO - это и есть арбитраж.



2. проблема lock-и (или транзакции), для того чтоб передать "сообщение" с одного процессора в другой нужен механизм останова другого процессора до момента готовности этого самого "сообщения"

Это можно реализовать через регистры межмашинной связи - там есть биты останова.