Ссылку на схему с обоснованием неправильности построения. Иначе разговор здесь твой от балды.Цитата:
Сообщение от tank-uk
Вид для печати
Ссылку на схему с обоснованием неправильности построения. Иначе разговор здесь твой от балды.Цитата:
Сообщение от tank-uk
а схема тут зачем ? откываем проект в кактусе, переходим на пиновку циклопа и смотрим , видим как HDMI пересекается с ШД в секцияхЦитата:
Сообщение от vlad
все , спорить даже не хочу , каждый хвалит своё болото, диспут закрыт !
Это у вас в голове болото, здесь не спор, а дискуссия, касательно вашего безграмотного обвинения, притом представленного как пример - как не правильно сделано там-то...Цитата:
Сообщение от tank-uk
Что с чем пересекается простите? И где здесь проблема с вольтажом?
Код:---------------------------------------------------------------------------------
-- Pin directions (input, output or bidir) are based on device operating in user mode.
---------------------------------------------------------------------------------
Quartus II 64-Bit Version 13.0.1 Build 232 06/12/2013 Service Pack 1 SJ Full Version
CHIP "u16_tsconf" ASSIGNED TO AN: EP4CE22E22C8
Pin Name/Usage : Location : Dir. : I/O Standard : Voltage : I/O Bank : User Assignment
-------------------------------------------------------------------------------------------------------------
VCCD_PLL3 : 1 : power : : 1.2V : :
GNDA3 : 2 : gnd : : : :
VCCA3 : 3 : power : : 2.5V : :
GND : 4 : gnd : : : :
VCCINT : 5 : power : : 1.2V : :
ASDO : 6 : output : 3.3-V LVTTL : : 1 : Y
I2C_SDA : 7 : bidir : 3.3-V LVTTL : : 1 : Y
NCSO : 8 : output : 3.3-V LVTTL : : 1 : Y
nSTATUS : 9 : : : : 1 :
HDMI[7] : 10 : output : 3.3-V LVTTL : : 1 : Y
HDMI[6] : 11 : output : 3.3-V LVTTL : : 1 : Y
DCLK : 12 : bidir : 3.3-V LVTTL : : 1 : Y
DATA0 : 13 : input : 3.3-V LVTTL : : 1 : Y
nCONFIG : 14 : : : : 1 :
TDI : 15 : input : : : 1 :
TCK : 16 : input : : : 1 :
VCCIO1 : 17 : power : : 3.3V : 1 :
TMS : 18 : input : : : 1 :
GND : 19 : gnd : : : :
TDO : 20 : output : : : 1 :
nCE : 21 : : : : 1 :
GND : 22 : gnd : : : :
ETH_NINT : 23 : input : 3.3-V LVTTL : : 1 : Y
ETH_SO : 24 : input : 3.3-V LVTTL : : 2 : Y
CLK_50MHZ : 25 : input : 3.3-V LVTTL : : 2 : Y
VCCIO2 : 26 : power : : 3.3V : 2 :
GND : 27 : gnd : : : :
I2C_SCL : 28 : bidir : 3.3-V LVTTL : : 2 : Y
VCCINT : 29 : power : : 1.2V : :
DRAM_DQ[15] : 30 : bidir : 3.3-V LVTTL : : 2 : Y
DRAM_DQ[13] : 31 : bidir : 3.3-V LVTTL : : 2 : Y
USB_NRESET : 32 : input : 3.3-V LVTTL : : 2 : Y
ETH_NCS : 33 : output : 3.3-V LVTTL : : 2 : Y
VCCINT : 34 : power : : 1.2V : :
VCCA1 : 35 : power : : 2.5V : :
GNDA1 : 36 : gnd : : : :
VCCD_PLL1 : 37 : power : : 1.2V : :
VCCINT : 38 : power : : 1.2V : :
RESERVED_INPUT : 39 : : : : 3 :
VCCIO3 : 40 : power : : 3.3V : 3 :
GND : 41 : gnd : : : :
DRAM_DQ[14] : 42 : bidir : 3.3-V LVTTL : : 3 : Y
DRAM_CLK : 43 : output : 3.3-V LVTTL : : 3 : Y
DRAM_DQ[12] : 44 : bidir : 3.3-V LVTTL : : 3 : Y
VCCINT : 45 : power : : 1.2V : :
DRAM_DQ[11] : 46 : bidir : 3.3-V LVTTL : : 3 : Y
VCCIO3 : 47 : power : : 3.3V : 3 :
GND : 48 : gnd : : : :
RESERVED_INPUT : 49 : : : : 3 :
RESERVED_INPUT : 50 : : : : 3 :
RESERVED_INPUT : 51 : : : : 3 :
GND+ : 52 : : : : 3 :
USB_TX : 53 : input : 3.3-V LVTTL : : 3 : Y
GND+ : 54 : : : : 4 :
USB_IO1 : 55 : input : 3.3-V LVTTL : : 4 : Y
VCCIO4 : 56 : power : : 3.3V : 4 :
GND : 57 : gnd : : : :
DRAM_DQ[10] : 58 : bidir : 3.3-V LVTTL : : 4 : Y
DRAM_DQ[9] : 59 : bidir : 3.3-V LVTTL : : 4 : Y
DRAM_DQ[8] : 60 : bidir : 3.3-V LVTTL : : 4 : Y
VCCINT : 61 : power : : 1.2V : :
VCCIO4 : 62 : power : : 3.3V : 4 :
GND : 63 : gnd : : : :
DRAM_DQMH : 64 : output : 3.3-V LVTTL : : 4 : Y
DRAM_A[12] : 65 : output : 3.3-V LVTTL : : 4 : Y
DRAM_A[11] : 66 : output : 3.3-V LVTTL : : 4 : Y
DRAM_A[9] : 67 : output : 3.3-V LVTTL : : 4 : Y
DN : 68 : output : 3.3-V LVTTL : : 4 : Y
DP : 69 : output : 3.3-V LVTTL : : 4 : Y
VCCINT : 70 : power : : 1.2V : :
RESERVED_INPUT : 71 : : : : 4 :
AN : 72 : output : 3.3-V LVTTL : : 4 : Y
VCCD_PLL4 : 73 : power : : 1.2V : :
GNDA4 : 74 : gnd : : : :
VCCA4 : 75 : power : : 2.5V : :
DRAM_A[4] : 76 : output : 3.3-V LVTTL : : 5 : Y
DRAM_A[5] : 77 : output : 3.3-V LVTTL : : 5 : Y
VCCINT : 78 : power : : 1.2V : :
GND : 79 : gnd : : : :
DRAM_A[6] : 80 : output : 3.3-V LVTTL : : 5 : Y
VCCIO5 : 81 : power : : 3.3V : 5 :
GND : 82 : gnd : : : :
DRAM_A[7] : 83 : output : 3.3-V LVTTL : : 5 : Y
VCCINT : 84 : power : : 1.2V : :
DRAM_A[8] : 85 : output : 3.3-V LVTTL : : 5 : Y
DRAM_A[1] : 86 : output : 3.3-V LVTTL : : 5 : Y
DRAM_A[2] : 87 : output : 3.3-V LVTTL : : 5 : Y
GND+ : 88 : : : : 5 :
GND+ : 89 : : : : 5 :
GND+ : 90 : : : : 6 :
GND+ : 91 : : : : 6 :
CONF_DONE : 92 : : : : 6 :
VCCIO6 : 93 : power : : 3.3V : 6 :
MSEL0 : 94 : : : : 6 :
GND : 95 : gnd : : : :
MSEL1 : 96 : : : : 6 :
MSEL2 : 97 : : : : 6 :
DRAM_A[0] : 98 : output : 3.3-V LVTTL : : 6 : Y
DRAM_A[10] : 99 : output : 3.3-V LVTTL : : 6 : Y
DRAM_BA[1] : 100 : output : 3.3-V LVTTL : : 6 : Y
DRAM_BA[0] : 101 : output : 3.3-V LVTTL : : 6 : Y
VCCINT : 102 : power : : 1.2V : :
DRAM_NRAS : 103 : output : 3.3-V LVTTL : : 6 : Y
DRAM_NWE : 104 : output : 3.3-V LVTTL : : 6 : Y
DRAM_A[3] : 105 : output : 3.3-V LVTTL : : 6 : Y
DRAM_NCAS : 106 : output : 3.3-V LVTTL : : 6 : Y
VCCA2 : 107 : power : : 2.5V : :
GNDA2 : 108 : gnd : : : :
VCCD_PLL2 : 109 : power : : 1.2V : :
SD_CLK : 110 : output : 3.3-V LVTTL : : 7 : Y
SD_SI : 111 : output : 3.3-V LVTTL : : 7 : Y
HDMI[0] : 112 : output : 3.3-V LVTTL : : 7 : Y
HDMI[1] : 113 : output : 3.3-V LVTTL : : 7 : Y
SD_NCS : 114 : output : 3.3-V LVTTL : : 7 : Y
RESERVED_INPUT : 115 : : : : 7 :
VCCINT : 116 : power : : 1.2V : :
VCCIO7 : 117 : power : : 3.3V : 7 :
GND : 118 : gnd : : : :
DRAM_DQML : 119 : output : 3.3-V LVTTL : : 7 : Y
DRAM_DQ[7] : 120 : bidir : 3.3-V LVTTL : : 7 : Y
DRAM_DQ[6] : 121 : bidir : 3.3-V LVTTL : : 7 : Y
VCCIO7 : 122 : power : : 3.3V : 7 :
GND : 123 : gnd : : : :
VCCINT : 124 : power : : 1.2V : :
DRAM_DQ[5] : 125 : bidir : 3.3-V LVTTL : : 7 : Y
SD_SO : 126 : input : 3.3-V LVTTL : : 7 : Y
GND+ : 127 : : : : 7 :
GND+ : 128 : : : : 8 :
GND+ : 129 : : : : 8 :
VCCIO8 : 130 : power : : 3.3V : 8 :
GND : 131 : gnd : : : :
HDMI[2] : 132 : output : 3.3-V LVTTL : : 8 : Y
HDMI[3] : 133 : output : 3.3-V LVTTL : : 8 : Y
VCCINT : 134 : power : : 1.2V : :
DRAM_DQ[4] : 135 : bidir : 3.3-V LVTTL : : 8 : Y
DRAM_DQ[3] : 136 : bidir : 3.3-V LVTTL : : 8 : Y
DRAM_DQ[2] : 137 : bidir : 3.3-V LVTTL : : 8 : Y
VCCINT : 138 : power : : 1.2V : :
VCCIO8 : 139 : power : : 3.3V : 8 :
GND : 140 : gnd : : : :
DRAM_DQ[1] : 141 : bidir : 3.3-V LVTTL : : 8 : Y
DRAM_DQ[0] : 142 : bidir : 3.3-V LVTTL : : 8 : Y
HDMI[4] : 143 : output : 3.3-V LVTTL : : 8 : Y
HDMI[5] : 144 : output : 3.3-V LVTTL : : 8 : Y
GND : EPAD : : : : :
vlad, указанный EP4CE22E22C8 имеет 8 банков выводов, по 2 на каждой стороне выбранного корпуса. Вот в хэндбуке на него на странице 122 написано:
https://jpegshare.net/images/61/cc/6...d31d403e98.png
https://jpegshare.net/images/81/2e/8...49f2239463.png
Ну и вишенка на торте:
https://jpegshare.net/images/13/f6/1...a7e7084037.gif
Мне продолжить цитировать хэндбук или уже сами начнёте им пользоваться? А в HDMI должен использоваться LVDS с Vref, а не LVTTL-3.3. Так не долго и вход спалить у монитора. Причем, не только лишь все банки способны на LVDS. Что касается быстрой памяти SDRAM/DDR SDRAM и DDRII SDRAM, то в букваре на этот счёт целый раздел под названием "External Memory Interfaces in Cyclone IV Devices"
HardWareMan, может вы всё-же прочтите что там написано, а то вы всех здесь умышленно или неосознанно путаете. ) Внимательно посмотрите, что для LVDS используются дифференциальные пары с внешними сопротивлениями, посмотрите как это выглядит на плате. Советую вам изучить протокол TMDS и HDMI спецификацию перед тем как что-то здесь писать.Цитата:
Сообщение от HardWareMan
LVDS - способ передачи электрических сигналов. Способ Карл ) причём тут уровень сигнала LVTTL-3.3? )) Напряжением питания может быть и 2,5 В и ниже (смотрите мануал).
TTL - уровни сигналов (Transistor-Transistor Logic)
LVTTL - (Low voltage TTL) TTL c низким напряжением...
Я понимаю, что все могут ошибаться, не ошибается тот, кто не делает. Просто нужна практика, укажите где допущена ошибка и на примере данного устройства предоставьте своё решение. Попробуйте сделать что-то своими руками и показать, что это работает как нужно (не забудьте про компромисс, повторяемость, дешевизну и целесообразность ваших улучшений в конкретном устройстве ) ).
HardWareMan, Забей, не переубедишь, производители техники наверное дебилы если везде используют для HDMI уровни LVDS
Советую для начала прояснить для себя на каких уровнях OSI находятся HDMI, TMDS и LVDS. Какому из них соответствуют пины, IO-банки ПЛИСины и топология ПП, а какому реализация логики внутри.Цитата:
Сообщение от vlad
А так же выяснить, наконец, почему нельзя в один IO-банк (одну Vref-группу) засовывать физические интерфейсы с разными уровнями сигналов.
Ну и, заодно, чем чревато рассовывание сигналов одного интерфейса по разным сторонам (углам) ПЛИСины.
вот картинка расположения сигналов заводской девборды Altera AC608 FPGA , наверное производитель полный долбо***б если рекомендует для HDMI использовать LVDS
vlad, это же ваш документ, вы и объясняйтесь.
https://jpegshare.net/images/13/31/1...873de0efbc.png
Всем Привет
пофлудили , потыкали носом и тема затихла
Как обстоят дела с девайсом ? схема , прошивки будут ? или всё, мёртворождённый ?