Вид для печати
Это грубо говоря похоже на сишные ifdef'ы. Если чип такой-то, то определяем константы (как пример) так и задержки эдак. Если чип другой, то все данные тоже другие. Можно сравнить с пустой платой, на которой напаяны панельки под микросхемы. Плюс это сильно типизированый язык по-сравнению с верилогом.Цитата:
Сообщение от Vladimir Kladov
Architecture - задает вариантность архтектуры, например поведенческая (для моделирования) и синтезируемая (оптимизированая до уровней вентилей например).Цитата:
Сообщение от Vladimir Kladov
А Entity задает общий абстрактный интерфейс доступа скрывая реализацию.
Да я все понимаю. Просто, как говорят англоязычные, too verbose, не люблю много болтовни. В языке программирования тем более. Я лучше комментарии подробные напишу, на своем, русском.
С чего бы это too verbose? Наоборот, "лёгким движением руки брюки превращаются"... Без особого напряга можно проект настроить на особености другого камня, в этом смысл. Или проапдейтить какую-либо часть проекта не трогая остальные.Цитата:
Сообщение от Vladimir Kladov
Ну `define в verilog'е тоже есть. И `include есть, куда можно положить то, что является "особенностями". А в тело смотрю - куча раз одно и то же понаписано, для чего - непонятно. Мне и 1 раза хватит.Цитата:
Сообщение от icebear
А никто не знает, как конкретному регистру сказать, чтобы он был именно на триггерах, а не на памяти сделан? Зараза квартус засунул длинный регистр (96 бит) в ram, и сам же показывает в своем тайм-анализаторе, что на этом деле возникают тормоза: частота клока в 3 раза уменьшилась. Гад. Гад. Сволочь. Гад.
Не использовать компоненты квартуса, а описывать регистр самому на верилоге, тогда квартус не будет запихивать его в память (либо через атрибуты/прагмы для верилога отключать оптимизацию).Цитата:
Сообщение от Vladimir Kladov
Не использовал. Он сам запихал. В итоге я убрал директивой. Но что смешное, когда обратно удалил директиву, он уже больше не не делает. Запомнил, что ли.Цитата:
Сообщение от deathsoft
Меня сейчас волнует, как правильно интерпретировать его отчеты тайминг анализера. То он говорит, что все нормально 420МГц - MET. При этом показывает 6 нс (а это явно не 420 МГц). То он на 5 нс начинает орать, что частоту надо уменьшить до 200 МГц (ясен пень, надо - но почему про 6 нс его все устраивает, на меньшей модели - на простом сумматоре).
Еще необходимо учитывать задержки на внешних выводах (5нс на каждый вывод из корпуса)
В отчетах много чего показыается, наилучшее время, наихудшее время и т.п., есть вывод критического пути (просмотр его на топологии кристалла).Цитата:
Сообщение от Vladimir Kladov