Вид для печати
Vslav,
Может имеет смысл вывести содержимое R0-R7,PSW на выходные сигналы (read-only, хотя бы)? Было бы полезно для отладки и прочего.
Я, могу это сделать и сам, но хотелось бы это иметь в вашем первоисточнике (Wsync). На поведении модели это же не должно сказаться.
Иерархические имена в Верилоге позволяют "вытащить" для чтения любой сигнал из любого экземпляра модуля, поэтому во внешние интерфейсы всякий редкоиспользуемый мусор обычно не тащат. Возможно, неплохо было бы добавить отладочный интерфейс через JTAG - точки останова, доступ к внутренним переменным и прочее, но это отдельный не самый простой вопрос, если встраивать это все в процессор "по уму". И кто потом будет писать и использовать отладчик для этого всего?Цитата:
Сообщение от Saar
Если импортировать из модели 037 только сигнал RPLY, то модели объединяются без проблем.Цитата:
Сообщение от Vslav
Если дополнительно убрать из модели 037 всё, что не относится к генерации сигнала RPLY при обращении к адресу 000000, то она превратится в модель задержки 037: Async_+_037.rar
Для запуска модели в ModelSim - нужно перейти в её каталог при помощи File->Change Directory и ввести в консоли ModelSim команду do run.do
http://emulator.pdp-11.org.ru/misc/msim15.png
- - - Добавлено - - -
В данной модели процессор работает на частоте 4 МГц. Для запуска процессора на другой частоте - нужно изменить настройку в файле config.v
Код:`define SIM_CONFIG_CLOCK_HPERIOD 125 // 166 == 3 MHz ; 125 == 4 MHz ; 100 == 5 MHz ; 83 == 6 MHz
Прекрасно, моделью можно воспользоваться для изучения задержек, создаваемых 037.
Vslav, Я не сильно разбираюсь в этой теме. Может есть смысл подключить модель 030 для изучения задержек?
Безусловно, смысл есть. Но смотрите какая ситуация. *sync - это модели процессора 1801ВМ1, максимально приближенные к реальной схеме, с разной степенью реалистичности и адаптации для практического применения в ПЛИС. И все тестбенчи в них "заточены" именно для тестирования собственно процессора. Все внешние прилепленные агенты этой главной цели могут если не помешать, но сделать использование менее удобным. Пример - найдена ошибка при исполнении какой-то инструкции (как с MUL было), надо исправить ядро и прогнать тест. При этом может сбиться времянка теста (такое многократно бывало при переносе модели на очередной этап), простая внешняя схема, которая всегда реагирует за фиксированное время позволяет проще найти рассогласование, не загромождая модель ненужными для данного случая деталями (плавающий RPLY в случае 037). Поэтому я считаю излишним внесение всяких компонентов, специфичных для конкретной платы (037 для БК, 030 для 1201.01) - это уже детали для отдельных проектов, а не проекта generic VM1. Планируются же generic VM2/VM3, туда тоже надо будет притащить 030/037? Впрочем, чтобы не пропал труд Patron-а по подключению модели 037, можно подумать над опцией конфигурации, чтобы моделирование RPLY-037 было опциональным.Цитата:
Сообщение от MiX
Упдата: форум глючит постоянно - сообщение удваивает
Можно и 030 вместо 037 подключить, но хотелось бы ещё иметь для 030 такой же "человеческий" вариант модели, как и для 037.Цитата:
Сообщение от MiX
- - - Добавлено - - -
Где RPLY-037, там и RPLY-030. Кроме того - в модели задержек дополнительно эмулируется триггер на входе ВМ1, выравнивающий входные изменения RPLY по срезу CLC.Цитата:
Сообщение от Vslav
Patron,
а в Wsync можете delay_037.v перевести? Там, насколько я понимаю, нужно wb_ack задерживать.
Существующей модели 037 нужны для работы сигналы Q-Bus :Цитата:
Сообщение от Saar
Как получить эти сигналы в модели Wsync - я не знаю.Код:module delay_037
(
input nDCLO,
input nSYNC,
input nDIN,
input nDOUT,
output nRPLY
);
Patron,
Я сам попробую, вроде разобрался. Думаю соответствие такое:
wbm_cyc_o = ~nSYNC
wbm_stb_o = ~(nDOUT & nDIN)
vm_dclo = ~nDCLO
wbm_ack_i = ~nRPLY
- - - Добавлено - - -
Patron,
always @(*) if (RASEL) TRPLY = 1'b1; else if (PIN_nDIN & PIN_nDOUT) TRPLY = 1'b0;
IMHO для комбинаторной логики данная конструкция странно выглядит. Нехватает еще одного присвоения для TRPLY.
- - - Добавлено - - -
Хм.. глянул 037-rc0.rar - думал посмотреть как там сделано. А там совершенно нечитабельный машинный код.
Нормальный верилог 037 никто не делал?