Вид для печати
Потому что это цепь с очень высоким fan-out, здоровая шина и, соответственно, с большой электрической емкостью. Простой depletion load тут физически быстро работать не сможет - не успеет сформировать высокий уровень, поэтому поставили сдвоенный транзистор и сделали для него отдельный строб.Цитата:
Сообщение от Titus
Логично)
- - - Добавлено - - -
Опять же возникает вопрос, есть ли постоянный верхний depletion load в этих цепях, или же на плюс они заряжаются только в момент активности Pull-Up? Если постоянного верхнего depletion load нет, то это цепи также динамические, и в статике работать не будут.Цитата:
Сообщение от Vslav
Поэкспериментировал, и перевел в первом приближении потранзисторную схему, отреверсенную нашим уважаемым @Vslav'ом, в логическую схему. Пока что без ПЛМ-ок, и без шин. Но даже в таком виде она получилась в более, чем 1000 логических элементов. Оптимизированна в первом приближении. По хорошему там работы еще очень много.
Вопрос: Зачем это нужно? Ведь есть потранзисторный реверс и перевод его в Verilog.
Ответ: Я ничегошеньки не понимаю в верилоге, и ни один человеческий человек не сможет бегло ориентироваться в потранзисторной схеме (кроме @Vslav'а). К тому же, верилог - это уже пропускание схемы через представление вериложника о том, что схема делает. А логическая схема - это просто выделение логических блоков из потранзисторной схемы, компановка, и логическая оптимизация без какого-либо изменения логики схемы. Как и в случае реверса 1515ХМ1/2.
1801VM2 - Optimizied - rev 1.pdf (Схема гигантская, брать лупу у Бастрыкина)
@Titus, а какому сигналу в 032 соответствует LATCH_PLANE12 на диаграмме WRITE PLANE ADDRESS?
Как видно из диаграммы, этот сигнал тактируется сигналом CLCA4_F4. Ищем, и сразу находим - это сигналы WRITE_PLANE1_DATA и WRITE_PLANE2_DATA.Цитата:
Сообщение от Ynicky
- - - Добавлено - - -
@Vslav, наконец-то нашел избыточность в ВМ2! Все пытался поймать, но никак не находилось. Но вот теперь есть)
1. Команды IO_CMD и IO_RCD не могут быть установленны одновременно, потому что для IO_CMD нужно, чтобы PLR21=0, а для IO_RCD, PLR21=1.
2. Триггер, устанавливающий по IO_CMD сигнал IO_CMDR, при этом сбрасывает триггер IO_RCDR, устанавливающийся по IO_RCD. Однако, т.к. одновременно IO_CMD и IO_RCD установлены быть не могут, при установленном IO_CMDR, IO_RCDR уже будет сброшен. Итого - сброс не нужен, лишний транзистор T6716 можно выкинуть. Бинго!
Мм.... Зачем? Процессор разрабатывался вручную и для такого способа разработки проект достаточно большой. Конечно, где-то будут обрывки и недочеты, и даже, страшно себе представить, ошибки :)Цитата:
Сообщение от Titus
В программе на 17К строк таких обрывков тоже обычно хватает.
Спортивный интерес)Цитата:
Сообщение от Vslav
@Vslav не ответил на вопрос:
Вопрос Раз
И еще один вопрос:
1. Входные цепи регистров комплиментарные, AX и /AY. Соответственно, могут иметь 4 состояния - 01, 10 (обычные данные), а так же 00 (в этом случае даже при активном стробе _WA содержимое регистра не изменится), и 11 (в этом случае состояние регистра будет непредсказуемым, запрещенная комбинация).
2. Вывод на шину AX, /AY управляется сигналами RD2 (младший байт) и RD2H (старший байт). Если разрешения вывода на шину нет, то какой уровень на линиях AX, /AY? С точки зрения логики, 11 там быть не должно, т.к. это поставит регистры в неопределенное состояние. Однако, ровно перед активацией вывода на шину (по RD2), шина была заряжена подтяжкой PULL_AXY до высокого уровня, значит на шине может быть 11. А это запрещенная комбинация. Внимание, вопрос как это так?
- - - Добавлено - - -
Так, похоже, на второй вопрос я ответ уже сам нахожу)
@Vslav остались такие вопросы относительно шины - что означают сигналы SXT_RXY и SXT_Y и QSWP?
Это вот на этот?Цитата:
Сообщение от Titus
Так ответ такой же как и ранее - степень легирования транзисторов неизвестна (скажем T6841 и T6873), вполне могут обеспечивать некоторый слабый Pull-Up в закрытом состоянии. А могут не обеспечивать. Но процессор заявлен производителем как статический, значит - скорее всего, подтяжка там есть.Цитата:
Сообщение от Titus
А в чем вопрос? Значения AX и /AY всегда комплиментарные, никто специально мусор в регистры заносить не будет, поэтому управляется все разнесенными стробами генерируемым от автомата состояний ALU_ST[]. Специально режимы когда будет некомплиментарность я не выискивал, все делал по стандартной методике - создал компаратор шин, прогнал заводские тесты, автоматизированнм методом убедился что комплиментарность всегда наблюдается и потом ненужную AY в синхронных моделях выбросил. Хочешь поискать некомплиментарность сам? Я особого смысла не вижу, но направление в сторону ALU_ST я тебе указал.Цитата:
Сообщение от Titus
Ты расширение знака пропустил для старшего байта - SXT_RXYЦитата:
Сообщение от Titus
Да не бывает там такого, кури автомат состояний и как стробы генерируются. Вот картинка:Цитата:
Сообщение от Titus
http://www.1801bm1.com/files/images/vm2_dia0.png
Видишь как RD2/RD2H/SXT_RXY обрамляют строб записи WR2? Когда RD2 нулевой у нас работает подтяжка на AX/AY, потом RD2 переходит в высокий, подтяжка отключается и схема расширения знака приведет шины в комплиментарное состояние.
- - - Добавлено - - -
SXT_RXY активирует расширение знакаЦитата:
Сообщение от Titus
SXT_Y=0 - расширять по старшему биту младшего байта, SXT_Y=1 - расширить нулевым байтом.
QSWP - на буферный регистр данных (на Q-bus) выполняется запись по нечетному адресу, соответственно надо блокировать расширение знака (а то затрет старший байт, который собственно всегда нужен при такой записи)