Вид для печати
Ну как-то так. Три банка по восемь РУшек. Входы данных в каждом банке объединены, выходы раздельны. Запись инициируется в каждую микросхему из банка раздельно. Пишется один и тот же бит во все 8 чипов, но по разрешающей маске.Цитата:
Сообщение от BYTEMAN
Да, интересный ты нюанс затронул. И важный! Действительно, на обычной статике такого не реализовать без RMW... Да и "необычной" такой статики (с маской) вроде бы нет...
Поэтому совет: реализовывать ГЗУ (а также и АЦЗУ) на внутренней памяти FPGA (причем и конфигурить её как двухпортовую - для беспроблемного видеовыхлопа). То есть 1 страница (4, если памяти дох....) х 3 плоскости х 8 разрядов (здесь маску и замутить) х (16К х 1).
LeoN65816, проблема в том, что не хочу FPGA. Хочется странного - CPLD :rolleyes: и железного проца, чипсета...
CPLD - сильно урезанный младший брат FPGA (точнее, FPGA - это развитие CPLD). В CPLD ограниченное количество внутренних связей (на простых проектах это не сказывается, а на серьёзных приводит в тупик), отсутствует внутренняя память, малое количество логических элементов.
Ну, и по железному процу - никто не заставляет тебя юзать софтядро, юзай натуральный чип.
Заставляет напряжение питания...Цитата:
Сообщение от LeoN65816
Взгляни на семейства Flex10K и Acex1K.
LeoN65816, есть над чем подумать.
Почитал даташиты - увы, у FLEX и ACEX внутренней памяти кот наплакал. Не хватит даже под минимальную конфигурацию. И еще: если 7128 достаточно доступны как по цене та и по наличию, то более серьезные чипы встречаются редко и дороже на порядок.Цитата:
Сообщение от LeoN65816
Народ, а у кого нибудь остались файлы от проекта. А то speccyland.net похоже умер уже давно.
А, все нашел, теперь все гитхабе - https://github.com/ILoveSpeccy/Aeon-Lite