ну и зря, в verilog гораздо удобнее с ними
always `pe_clk()
begin
reg [15:0] tmp =
......
end
always `pe_clk(`pe_res)
begin
reg [15:0] tmp =
......
end
много раз tmp и не надо выдумывать tmp1, tmp2 итд, да и вообще сигналы называть можно как нужно
- - - Добавлено - - -
битовому вектору глубоко все равно размер

