Цифровая археология: 1801 и все-все-все

Цитата:

---

Сообщение от Patron

от ОЗУ приходит через 6 тактов.

---

На картинках очевидно показан RPLY на ножке самого процессора, задержанный триггером ТМ2 на системной плате, один такт задержки внесен триггером. На осциллограмме "RAM" странно выглядит и снятие RPLY после снятия DIN. Сама ВП1-030 деактивирует RPLY мгновенно - в течение 30-50 нс после снятия DIN.

Еще неясно от чего ВП1-030 тактировалась (это зависит от перемычек S16), от удвоенной частоты процессора? Тогда вообще печалька - на картинке явно процессорная частота, 030-ая тормозит совсем уж странно. А если от 4608 кГц, то привязывать 030 к тактам процессора на картинке не совсем корректно. Тогда вышеприведенный анализ RPLY тоже недостоверный.

Надо будет свою 1201.01 запустить, тоже интересно посмотреть, в том числе сигналы на DRAM, тогда появится привязка к циклограмме 030-ой.

Цитата:

---

Сообщение от Vslav

На картинках очевидно показан RPLY на ножке самого процессора, задержанный триггером ТМ2 на системной плате, один такт задержки внесен триггером.

---

Да - все осциллограммы прямо с ножек процессора. Описание тестов и ссылки на исходники логов осциллографа здесь: Тонкости и толстости ВМ1 - сообщения с датой, начиная с 12.03.2012.

Ну понятно, в-общем, надо снимать диаграммы с живой 030-ой, потому что такты процессора - то такое, влияет только на процессор :)

Кстати, хорошо видно как ВМ1 снимает DIN после второго такта активного RPLY. Как SYNC и DIN привязаны к разным фронтам CLC.

Update: с поздним снятием RPLY 30-кой все понятно - на нее DIN, DOUT, WTBT, SYNC задержанные поступают - есть цепи задержки на плате МС1201.01. То есть, на диаграммах нарисован DIN на процессоре, а на 30-ой оно все задержано.

Вот есть вопрос про снятие RPLY и снятие SYNC. В описании цикла чтения в 1801vm1-08.pdf написано, что детектирование неактивного nRPLY происходит по срезу тактового сигнала. Но в реальности, более похоже на то, что детектирование, по крайней мере фиксация первого события, по которому запрещается nDIN, происходит не по срезу, а по факту низкого уровня тактового сигнала в сочетании с чем-то еще. Привожу две картинки, на обеих окончание RPLY расположено между одними и теми же срезами тактового сигнала, но снятие SYNC происходит по разным срезам. Каналы:
1 SYNC
2 DIN
3 RPLY (настоящий RPLY на ноге процессора через последовательный резистор в 1.5 к от этого, с более пологими фронтами, и от этого даже задержан на 20-25 нс)
4 CLK

Вопрос, как там обстоят дела на самом деле?

Вложение 62469
Вложение 62468

Давайте откроем схему процессора и посмотрим как работает выход nSYNC. Я советую взять бесплатный официальный просмотровщик схем PCAD 200x, там легко можно иcкать компоненты и цепи по названию или позиционному обозначению.

- схема самого вывода на страничке "External Pins", блок с выходными транзисторами T329/T344. управляется двумя внутренними сигналами SYNC_OUT (активный уровень высокий) и nSYNC_ENA (разрешение выхода, активный уровень низкий)
- на страничке "Glue Logic" видно что nSYNC_ENA формируется T16467 и представляет собой инвертированный SYNC_OUT, синхронизированный со срезом CLK. По такой схеме выход nSYNC запрещается по срезу CLK на следующий такт после выдачи высокого уровня на ножке, поэтому для понимания достаточно рассмотреть только цепь SYNC_OUT - нам важен именно момент перехода этого сигнала в низкий уровень - по нему будет сформирован выходной фронт деактивации nSYNC
- SYNC_OUT формируется на той же страничке, T16456. Это инвертированный nQBUS_WIN, синхронизированный тоже по срезу CLK
- nQBUS_WIN формируется RS-триггером на T16473/T16474/T16493/T16494. Нас интересует момент его сброса, осуществляемого высоким уровнем сигнала OE_CLR
- за OE_CLR отвечает логика с выходами на T16256/T16257. Сигнал активен при MJ_RES - этот сигнал у нас появится при истечении тайм-аута шины, также цикл шины закончится при высоком nQBUS_FLAG (этот сигнал уже высокий точно - потому что уже снят nDIN) и высоком QBUS_ACK - вот тут наш интерес
- QBUS_ACK формируется элементом И-НЕ на T16065/T16078/T16079, на входы которого поступает RPLY -
один вход просто защелка по низкому уровню CLK, а второй - синхронизированный выход этой защелки по срезу CLK. Таким образом QBUS_ACK активируется по срезу CLK, если nRPLY был уже неактивен при низком уровне предыдущего такта.

Итого - в описании есть неточность или недосказанность. Деактивация nSYNC происходит по срезу CLK, тут все верно, но детектирование неактивного RPLY происходит по последнему срезу CLK и низкому уровню CLK в предыдущем такте. То есть, комбинации latch и flip-flop. Чтобы процессор определили деактивацию nRPLY, это сигнал должен быть неактивен при срезе CLK, а также при низком уровне CLK в предыдущем такте (можно сказать при предыдущем фронте CLK). Приведенные картинки это подтверждают - снятие SYNC происходит при обнаружении неактивного nRPLY на паре фронт/срез CLK.

Спасибо за замечание, внесу в текст изменения и дополнения. Хорошо что диаграммы правильные (я их рисовал с модели и реального процессора, сравнивал между собой).

Спасибо!
Кстати, RPLY на диаграммах - это ответ от ВП1-030. Пропущенный через D-триггер, тактируемый удвоенной тактовой частотой, фронты тактирования расположены посередине полупериодов тактовой процессора.
Реальный RPLY от нее приходит там, где вертикальная ось координатной сетки прям посередине DIN находится. Снимается же там, где снимается задержанный RPLY, попадает на фронт тактовой D-триггера, отсюда и дрожания заднего фронта задержанного.
На длинной цепочке ADD R0,R0 команда за 10 тактов выполняется. Не такая уж и тормозная ВП1-030 сама по себе.

Немножко новостей, чтобы тема не закисала :)

- на ибее куплен и приехал совершенно шикарный моторизованный столик под микроскоп. Кстати, самый легкий из попадавшихся, весит "всего" 2.4 кг, как бы он мне рельсы на микроскопе на обломал (родной стол весит 800г). Контроллера к нему нет, на ибее валяются по $500, что как бы перебор :)

- на алиэкспресс прикуплен игрушечный CNC - самый убогий типа 1610. Это - для контролируемого шлифования, куплены разные фетры, пару тонких паст, в том числе алмазная 0.25/0.0 (производитель уверяет что частицы там 250нм), смола для заливки образцов, всякие fixture и прочее. Буду экспериментировать с тонкой шлифовкой. Если успешно научусь, то откроется путь к реверсу многослойных микросхем, типа J11 или нашей серии 1839.

- едет хороший никоновский объектив 40х, с учетом автоматизации стола можно будет снимать все более мелкие технлогии

- под стол и CNC разрабатываю свой контроллер на stm32f207 с блэкджеком и продажными женщинами эзернетом, USB и нормальными шаговыми драйверами (цифровая регулировка тока, режим удержания, настраиваемые таблицы акселерации и прочее), с управлением и конфигурацией через браузер в том числе. Изучаю JS (никогда не работал), возможно буду задавать вопросы по JS/AJAX (Web сервер не нужен, написан свой). Если кто сможет консультировать - было бы здорово.

В-общем, потихоньку процессы идут.

PS. Да, про ВМ2 помню, даже отлаживать начал потихоньку :)

Цитата:

---

Сообщение от Vslav

Если кто сможет консультировать - было бы здорово

---

Чем смогу - помогу :)

Цитата:

---

Сообщение от gid

так и не смог разобраться, как выцепить только проц из эмулятора ДВК

---

Если посмотреть на файлы MPI_VM1_V.h и MPI_VM1_V.cpp - это обёртка для вызова "родной" Verilog-модели ( каталог MPI_module\vm1cpu\ ), взятой из файла VM1CPPr006.rar

Всем хороша Verilog-модель, но слишком она медленная, поэтому в файлах MPI_1801VM1.h и MPI_1801VM1.cpp находится потактово эквивалентная абстрактная модель с таким же интерфейсом, но в 100 раз более быстрая.

Если вспомнить, как работает модель из файла VM1CPPr006.rar, то легко понять и как работает вызывающая эту модель обёртка.

Но абстрактная модель имеет точно такой же интерфейс, как обёртка для Verilog-модели, поэтому там вообще ничего "выцеплять" не надо - весь внешний интерфейс состоит в обоих случаях из двух строк:

Код:

---

VM1_bus_type        *pVM1_bus;
virtual void        Clock();

---

pVM1_bus указывает на массив bool состояний линий шины, а функция Clock() вызывается для эмуляции фронтов тактового сигнала:

Код:

---

void MPI_VM1_V::Clock()
{
        getPins();

        if( !pVM1_bus->CLC )        core.eval_n( nClk );        //отработаем передний фронт ТЧ
        else                        core.eval_p( nClk );        //отработаем задний фронт ТЧ

        nClk++;

        setPins();
}

---

мож это и баян и банальность - я не в теме.
однако для cnc
https://github.com/grbl/grbl