ПЛИС и всё что с ними связано

Цитата:

---

Сообщение от OrionExt

LS тоже можно. Если у вас нет планов оседлать SRAM 10ns)

---

Как раз это и интересует, но все-таки 74AC или 74ACT?

Читаем. Я бы рекомендовал питание 3,3В и CII.

Цитата:

---

Сообщение от VladimirS

Добрый день!
Прошу совета, есть EPM7128SLC84 и ей подобные, какую серию следует с ними использовать 74AC или 74ACT?

---

У меня все-таки конкретный вопрос.

Да куда уж конкретней. Считаем задержки АС и АСТ. И делаем выводы. Думаем головой=)

Комрады! А можно ли менять частоту выхода PLL не перекомпилируя проект?
На плате гена 50МГц. Надо, чтобы при включении девайса (не "на лету") на выходе PLL в четвертом циклоне было N * 2.042МГц, где N - это состояние пяти DIP-свитчей. Возможно ли такое?

можно, но в этом случае тебе нужна мелкая cpld.

Цитата:

---

Сообщение от LeoN65816

Комрады! А можно ли менять частоту выхода PLL не перекомпилируя проект?

---

Смотря какая ПЛИС. У Альтеры на Циклонах - можно. Гуглить по словам Altera PLL Reconfig.
,

Цитата:

---

Сообщение от Vslav

Смотря какая ПЛИС. У Альтеры на Циклонах - можно. Гуглить по словам Altera PLL Reconfig.
,

---

а как он это сделает без сборки проекта?

Цитата:

---

Сообщение от Totem

а как он это сделает без сборки проекта?

---

Например, третий Циклон поддерживает реконфигурацию PLL "на лету", без перезагрузки FPGA:
https://www.altera.com/content/dam/a...e/an/an507.pdf

Проект, разумеется, придется доработать и пересобрать, но выходную частоту PLL можно будет выбирать именно как заказано - по DIP-свичам.

Цитата:

---

Сообщение от Vslav

Например, третий Циклон поддерживает реконфигурацию PLL "на лету", без перезагрузки FPGA:
https://www.altera.com/content/dam/a...e/an/an507.pdf

Проект, разумеется, придется доработать и пересобрать, но выходную частоту PLL можно будет выбирать именно как заказано - по DIP-свичам.

---

я так понимаю ему нужно в отладочных целях , посмотреть на реакцию внешней железки, но зачем тогда такие трудности с pll ? счетчик и мультиплексор гораздо проще.