Вид для печати
Вот примерчик из Speccy2007, чтобы понять как работает чувствительностьЦитата:
Сообщение от julbu
PS: т.е. триггер срабатывает по событию, в данном случае это rising edge у CLKКод:process( CLK )
begin
if CLK'event and CLK = '1' then
if Tick = '1' then
if paper_r = '0' and Attr_r(6) = '1' then
RY <= 'Z';
GY <= 'Z';
BY <= 'Z';
else
RY <= '0';
GY <= '0';
BY <= '0';
end if;
end if;
end if;
end process;
Как вариант:
Аркадий Поляков: Языки VHDL и VERILOG в проектировании цифровой аппаратуры
по теме:
предупреждения говорят о том что signal "a14_zx" и тд должны быть указаны там же где и сигнал "ресет" - это с точки зрения "компилятора".
С "политической" - любое описание реальной схемы сводится к "текстовому описанию", результат которого изменяется в зависимости от изменения входных сигналов.
Применительно к "B:process (reset)":
указано что изменяется только один входной сигнал "reset", а остальные - нет. Посему когда reset==1 компилятор теряется в догадках что делать с другими входными сигналами. (В общем случае схема работает по изменению входных сигналов.)
Ну это всё очень "грубо" объяснено.
ПС: я больше склоняюсь к systemverilog - он более лаконичен.
Т.е. нужно указать в процессе все входные сигналы участвующие в этом процессе , а не только ресет? И в условии ресета нужно не только состояние указать но и само событие в виде перехода из 0 в 1? Книжку скачаю, спасибо!
Правильнее было бы сделать так: process( CLK, Tick, paper_r, Attr_r(6) )Цитата:
Сообщение от EvgenRU
Вопрос , ISE , есть такое выражение -
assign CLOCK_RD = (A[23:16] == 8'b11011100) | LDS | ~cpu_rw ;
При адресе #DCxxxx , строб данных , и CPU в чтении.
Я думал что в этом выражении (A[23:16] == 8'b11011100) , при наличии на адресной шине значения #DCxxxx ,это выражение даст ноль , а выражение дает 1
Может так оно и должно быть ,но вот как то считал что ноль должно быть ,при исполнении условия , а ?
Почему ноль? "==" - сравнение. Если равно, то true (1), если не равно, то false (0). Основы синтаксиса, одинаково в verilog и в C.
Всем привет! Столкнулся с непонятным поведением MAX3000A. Пытаюсь сконфигурировать выводы как open-drain (и вроде-бы конфигурируется, если посмотреть в отчёт Technology Map Viewer. Установил в конфиге set_global_assignment -name MAX7000_DEVICE_IO_STANDARD "3.3-V LVCMOS", запаял pull-up резисторы номиналом 10к (пробовал 4.7к тоже, ещё меньше не рискнул).
назначаю сигнал на выходы
assign CLK_3d5_5V = CLK_3d5 ? 1'bZ : 1'b0;
в итоге, когда цепляюсь к выводу осциллографом там не 5V, как я наивно ожидаю, а всего ~=600mV (и форма сигнала больше похожая на пилу, чем на меандр). Причём независимо от того, на какой пин cpld назначаю сигнал. Что происходит, идей никаких нет, гугл не помог. Морально настроился переделывать плату с использование трансляторов уровней ALVC. Причём если не пытаться симулировать open-drain выход, то на выходе стабильные 3.3V при лог. 1., что в режиме LVTTL, что LVCMOS. Может кто знает отчего так получается?
Пила медленно нарастает, потом падает вниз? На какой это частоте? Что происходит если вывести постоянный уровень "0" или "1"?Цитата:
Сообщение от oistalker
Большое сопротивление, большая ёмкость линии, большая частота, заряжаться не успевает.
Да, таким образом. Частота вывода 3.5МГц, завожу внутрь 14МГцЦитата:
Сообщение от Bolt
Если присваивать выводу 1 или 0, то на выходе 3.3V если без pull-up резистора и в районе 3.6 с резистором. Та pdf'ка, которую с сайта Intel скачивал, вроде про ёмкости ничего не говорит.Цитата:
Сообщение от Bolt
Я не так выразился...
Если вывод в z-состоянии с подтяжкой, что на этом выводе? 3.6 В?
Про ёмкости pdf ничего не говорит, но проводник может не успевать заряжаться через резистор. При таких условиях (подтянуто к 5 В через 10 кОм, 3.5 МГц, успевает дойти до 0.6 В) у меня получилось около 110 пФ. Это ёмкость проводников на плате и входов других микросхем.
Это какая-то шина? Может всё-таки нужен драйвер?
- - - Добавлено - - -
А, ну да, это 3.5 МГц clock. Которым, естественно, тактируется десяток микросхем, в том числе процессор. Для Z80 clock capacitance указано 35 пФ.
Не потянет open drain такое безобразие.