ПЛИС и всё что с ними связано

HardWareMan, благодарствую.

Тут такое дело, что все еще на стадии экспериментов , в наличии только платка от zst с EPM3128 http://www.zxkit.ru/katalog-1/zxkit-017.
Даже срам пока подцепить не могу(жду разъемы ) приходится пока полосы на экране смотреть.
Да еще тактируется все от 14МГц с удвоителем внутри CPLD.

Так что пока буду тупить...


Пока остановился на этом...

Цитата:

---

always @(posedge doubled)
begin

if( disp_en & (vaddr[2:0] ==3'h0)) shift_reg[7:0] <=vdata[7:0]; else shift_reg[7:0] <= {shift_reg[6:0],1'b0};
end


assign video_out = shift_reg[7];
assign vram_addr[14:0] = vaddr[18:4];

---

Замени 3'b000 на 3'h0. Ничего не изменится с точки зрения схемы, а вот глазу приятнее.

Такой вопрос - для подключения через JTAG к 4-ому циклону достаточно запитать только Core или надо подавать питание на всё сразу? Хочу проверить чипы, но запаивать на шары все 10 штук чисто ради проверки - тот ещё квест. А так - можно и на проводочках присоединить всё...

HardWareMan, Исправил .
Вопрос- а вот модульный проект несет какие либо дополнительные расходы?
Может для таких мелких CPLD все в одном файле и в одном модуле действенней?

Несёт только для фиттера. Он по умолчанию старается компоновать каждый модуль кучнее. Иногда вынос чего-нибудь в модуль реально помогает. Но против злого колдунства ручного мэнеджмента фиттера ни один компилятор не устоит. Но такое джитсу следует познавать дольше чем Дао.

Цитата:

---

Сообщение от andreil

Такой вопрос - для подключения через JTAG к 4-ому циклону достаточно запитать только Core или надо подавать питание на всё сразу?

---

Как минимум, тот порт, в котором JTAG, тоже питать надо.

Цитата:

---

Сообщение от IanPo

А что Квартус пишет при открытии, какую ошибку?

---

Can't find design entity 'speccy2010_top'
Главный прикол, что я поставил уже Квартус 9.1 и ошибка такая же)

Насчёт QSF-файла спасибо, попробую разобраться...

PavelZX, это первые грабли на пути начинающего плисовода. :)))))))))))
Гугл на эту фразу натрави - Can't find design entity

По моему, в разбивке на модули - самая прелесть HDL и есть. Ну т.к. я сварщик не настоящий (всё больше по С++ специализируюсь), то меня это в восторг приводит делать вот так -

Код:

---

module rangeform(
        input wire clk,       
        input wire[8:0] enter,
        input wire[8:0] exit,
        input wire[8:0] inp,
        output wire q,
        output wire nq
    );

reg r = 0;

always @(posedge clk)
begin       
        if (inp>=enter-1 && inp<exit-1) begin
                r<=1;
        end else
        begin
                r<=0;
        end
end

assign q = r;
assign nq = ~r;


endmodule

---

а потом одним махом реализовать всю функциональность с развёртками видеосигнала

Код:

---

rangeform rangeHBLANK(
        .clk(clk7),       
        .enter(304),
        .exit(400),
        .inp(cnth[8:0]),
        .q(hblank),
        .nq()
);

rangeform rangeHSYNC(
        .clk(clk7),       
        .enter(328),
        .exit(360),
        .inp(cnth[8:0]),
        .q(),
        .nq(_hsync)
);

rangeform rangeVBLANK(
        .clk(resh),
        .enter(248),
        .exit(256),
        .inp(cntv[8:0]),
        .q(vblank),
        .nq()
);

rangeform rangeVSYNC(
        .clk(resh),       
        .enter(248),
        .exit(252),
        .inp(cntv[8:0]),
        .q(_vsync),
        .nq()
);

---

вместо того, чтобы лепить портянку из if-else

Всем привет!
Один из популярных сайтов по железу ПК, формирует новый пакет тестов для железа, есть возможность включить в него тест на время компиляции в Quartus как максимум, если найдет отклик или как часть статьи.
Если вам это интересно, ждем предложения по версии quartus, модельке fpga и конечно проект, который будет использован как бэнч.