Выбор языка описания электронных схем (Verilog, VHDL и другие)

я честно говоря в vhdl слегка разочаровался. берем простейший пример - реверсивный 8-разрядный счетчик с Z-состоянием на выходе:

Код:

---

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity kmctr is
  Port (
                CLK : in  STD_LOGIC;    -- input clock
                UD : in  STD_LOGIC;    -- up/down
                OE : in std_logic;        --output enable
                DOUT : out  STD_LOGIC_VECTOR (7 downto 0)
                );
end kmctr;

architecture Behavioral of kmctr is
  signal count  : STD_LOGIC_VECTOR (7 downto 0);
begin
 
    -- up/down counter
    process (CLK, UD)
    begin
        if rising_edge(CLK) then
            if (UD = '1') then
                count <= count + '1';  -- counting up
            elsif (UD = '0') then
                count <= count - '1';  -- counting down
            end if;
        end if;
    end process;
   
    DOUT <= count when (OE='0') else "ZZZZZZZZ";
   
end Behavioral;

---

компилится максплюсом под max7000 в 23 LC.


а теперь то же самое схематиком:

тем же максплюсом, под то же семейство 7000 - компилится в 8 (!) LC...
no comments.

p.s.
нет, я конечно понимаю - переносимость там, и все такое, и более сложные вещи схематиком не нарисуешь - но в моем конкретном случае - перерисую divmmc схематиком - глядишь и kempston mouse в текущую конфигурацию поместится...

Цитата:

---

Сообщение от Serg6845

я честно говоря в vhdl слегка разочаровался. берем простейший пример...

---

На Абеле то же самое не пробовал? Интересно, будет как в vhdl или как в схематике?

А что показывает RTL Viewer в квартусе после компиляции первого и второго варианта?

Цитата:

---

Сообщение от solegstar

А что показывает RTL Viewer в квартусе после компиляции первого и второго варианта?

---

лениво мне квартус накатывать ради этого. у меня поделка на flex8000, его квартус не поддерживает. впрочем для max7000 я в максплюсе нашел волшебную галку, после которой этот пример компилится в 8 LC что из vhdl, что из схематика. вот только для flex8000 такой галки нет. и там результат 18:11 в пользу схематика...

Цитата:

---

Сообщение от Serg6845

я честно говоря в vhdl слегка разочаровался. берем простейший пример - реверсивный 8-разрядный счетчик с Z-состоянием на выходе:

компилится максплюсом под max7000 в 23 LC.


а теперь то же самое схематиком:

тем же максплюсом, под то же семейство 7000 - компилится в 8 (!) LC...
no comments.

---

Ты попросту вручную сделал работу компилятора. Которую он сделать не мог.

А вот я взял Квартус и заодно привёл код в соответствие со стандартом языка:

Код:

---

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.ALL;

entity kmctr is
  Port (
                CLK : in  STD_LOGIC;    -- input clock
                UD : in  STD_LOGIC;    -- up/down
                OE : in std_logic;        --output enable
                DOUT : out UNSIGNED (7 downto 0)
                );
end kmctr;

architecture Behavioral of kmctr is
  signal count  : UNSIGNED (7 downto 0);
begin
 
    -- up/down counter
    process (CLK, UD)
    begin
        if rising_edge(CLK) then
            if UD = '1' then
                count <= count + 1;  -- counting up
            elsif UD = '0' then
                count <= count - 1;  -- counting down
            end if;
        end if;
    end process;
   
    DOUT <= count when OE = '0' else (others => 'Z');
   
end Behavioral;

---

И сразу же вышло так:

Код:

---

Fitter Status : Successful - Sun May 09 16:37:48 2021
Quartus II Version : 9.1 Build 350 03/24/2010 SP 2 SJ Web Edition
Revision Name : qtest
Top-level Entity Name : kmctr
Family : MAX7000AE
Device : EPM7032AELC44-4
Timing Models : Final
Total macrocells : 8 / 32 ( 25 % )
Total pins : 15 / 36 ( 42 % )

---

Цитата:

---

Сообщение от Serg6845

p.s.
нет, я конечно понимаю - переносимость там, и все такое, и более сложные вещи схематиком не нарисуешь - но в моем конкретном случае - перерисую divmmc схематиком - глядишь и kempston mouse в текущую конфигурацию поместится...

---

Я бы всё же взял нормальный инструмент ... ну кто же максом-то компилирует, да ещё и c нестандартной библиотекой STD_LOGIC_UNSIGNED ...

21+

Цитата:

---

Сообщение от Serg6845

переносимость там, и все такое

---

вот да, переносимость - это оченно важный параметр :((
Пример из жизни.
Небольшой проект, в основном модуле джва с лишним десятка подмодулей(вперемешку, и на verilog-e, и на VHDL), но основной модуль написАн на VHDL (видимо Родитель №1 так больше пондравилось).
Родитель №2 доделывает проект "до ума", но в какой то момент, видимо задолбавшись с VHDL, переписывает весь головной модуль (полторы тысячи строк) на Verilog со своими исправлениями. Строк остается в полтора раза меньше, порядка тысячи. Ну еще бы,
20 модУлей одних component.
Мне ни тот ни другой в исходном виде не подходят, вот и приходиЦЦа "ползать" по обеим вариантам, сверять, и материцца. Беззлобно :) Весело, чО.
Зато за пару недель такого развлечения у меня два варианта. И в VHDL и в Verilog .
Результаты компиляции заставляют задуматься об эффективности компиляторов:)
Разница только в основном модуле. не более.
https://s.micp.ru/pVcJ2.png

А , ну да, возможно еще мои косяки добавились, при переводе с корейского на китайский, использую промежуточный словарь хинди, но тем не менее - что есть - то есть.
Ах да, самое интересное, оба варианта от родителей№№1,2 под Альтеру и Квартус соответственно, мой вариант под Ксайлинк и ISE/
ЭТо отдельная песня по совместимости компиляторов :) Острые ощущения гарантируются при переносе.))))))

[свернуть]

Цитата:

---

Сообщение от Sandro

Я бы всё же взял нормальный инструмент ... ну кто же максом-то компилирует,

---

я повторюсь - у меня поделка на FLEX8000. внимательно выслушаю предложения на тему нормального инструмента...

Цитата:

---

да ещё и c нестандартной библиотекой STD_LOGIC_UNSIGNED ...

---

а это я кстати скопипастил из исходника divmmc. ну да, он под xilinx. это к вопросу о переносимости наверно...

Цитата:

---

Сообщение от Serg6845

я честно говоря в vhdl слегка разочаровался. берем простейший пример - реверсивный 8-разрядный счетчик с Z-состоянием на выходе...

---

Вот только не нужно путать синхронный счетчик с асихронным. Который весь в иголках будет

Цитата:

---

Сообщение от zebest

...в какой то момент, видимо задолбавшись с VHDL, переписывает весь головной модуль (полторы тысячи строк) на Verilog со своими исправлениями. Строк остается в полтора раза меньше, порядка тысячи.

---

Как все сложно. Освойте уже Clash. Он вам из простого функционального исходника сгенерирует хоть VHDL, хоть Verilog: https://clash-lang.org/

Цитата:

---

Clash is a functional hardware description language that borrows both its syntax and semantics from the functional programming language Haskell. It provides a familiar structural design approach to both combinational and synchronous sequential circuits. The Clash compiler transforms these high-level descriptions to low-level synthesizable VHDL, Verilog, or SystemVerilog.

---

Цитата:

---

Сообщение от s_kosorev

Вот только не нужно путать синхронный счетчик с асихронным. Который весь в иголках будет

---

и какой из этих двух вариантов асинхронный?