Читабельный ФАПЧ

На углепати подымали вопрос про читаемость и легкость для понимания ФАПЧ по сыркам.
Ясен пень что табличные или перенесеным с схем на сумматорах с перетусоваными битами фапчи малопонятны.

Решил восполнить пробел и написать простенький фапч (коментов гораздо больше чем кода) на более менее читаемом языке

Код:

---

// синтезируемый
module phase_sync(
    input  wire        clk,  // 8mhz
    input  wire        rddat,
    output  reg        rclk,
    output  reg        rawr
    );
   
// *******************************************************
// формирование RAWR
// *******************************************************
   
// защелка где храним предыдущее состояние сигнала rddat с дисковода
// нужно для определния момента отрицательного фронта
reg oldrd;

// формируем rawr 125нс
always @ (posedge clk)
begin             
    // запоминаем текущее значение
    oldrd <= rddat;
    // формируем rawr если на предыдущем такте rddat =1 а на текущем =0
    rawr <= !(oldrd == 1'b1 && rddat == 1'b0); // тут oldrd еще содержит старое значение
end


// *******************************************************
// формирование RCLK
// *******************************************************

// счетчик для формирования меандра RCLK, один оборот счетчика это полуволна RCLK
reg [3:0] counter = 0;                   
// дельта в тактах от оптимальной точки расположения RAWR относительно RCLK
// RAWR в идельном случае долен находиться в середине полуволны RCLK
wire[3:0] delta = (8 - counter) +1;
// 8 середина полуволны,
// +1 для того что бы при совпадении фаз счетик инкреметировался а не стоял на месте
// можно полюдски написать 9-counter что то же самое

// знаково делим смещение пополам, будем приближаться к оптимальной точке на полшага перекоса фаз.
wire[3:0] shift = { delta[3], delta[3], delta[2:1] };

always @ (posedge clk)
begin               
    // RAWR = 0, значит сравниваем его положение с оптимальным
    // и если надо (delta >= 2 или delta =< 2) корректируем фазу RCLK
    if (rawr == 0)                         
        counter[3:0] <= counter + shift;
    else
        counter <= counter + 1;  // иначе просто инкрементируем счетчик
       
    // закончилась полуволна генерируем меандр
    if (counter == 15) rclk = ~rclk;
end

initial
begin
    rclk = 1'b0;
end

endmodule

---

Можно колво кода как уменьшить понизив читабельность, так и увеличив, выбрал нечто среднее

Где то так...

Где будем испытывать? На Скорпионе?

А кто это переведёт в VHDL?

fifan, где-где... там где ее ну ооооочень не хватает - на Пентэве :)

пересчитал и пофиксил под 28мгц

Код:

---

// синтезируемый
module phase_sync28(
    input  wire        clk,  // 28mhz
    input  wire        rddat,
    output  reg        rclk,
    output  reg        rawr
    );
   
// *******************************************************
// формирование RAWR
// *******************************************************
   
// защелка где храним предыдущее состояние сигнала rddat с дисковода
// нужно для определния момента отрицательного фронта
reg oldrd; 
// сдвиговый регистр для формирования raclk 150нс
reg [3:0] rawr0;

// формируем rawr 150нс
always @ (posedge clk)
begin             
    // запоминаем текущее значение
    oldrd <= rddat;
    // формируем rawr если на предыдущем такте rddat =1 а на текущем =0
    // пишем в сдвиговый регистр, заодно сдвигаем его
    rawr0 <= { rawr0[2:0], !(oldrd == 1'b1 && rddat == 1'b0) };
   
    // если хоть один бит в сдвиговом регистре 0 тогда rawr =0, что при клоке свдига 28мгц, примерно 150нс
    rawr = !(rawr0 != 4'hF);
end


// *******************************************************
// формирование RCLK
// *******************************************************

// счетчик для формирования меандра RCLK, один оборот счетчика это полуволна RCLK
reg [5:0] counter = 0;                   
// дельта в тактах от оптимальной точки расположения RAWR относительно RCLK
// RAWR в идельном случае долен находиться в середине полуволны RCLK
wire[5:0] delta = (24 - counter) +1;
// 24 середина полуволны -4 (на столкьо тактов удлинили RAWR)
// +1 для того что бы при совпадении фаз счетик инкреметировался а не стоял на месте
// можно полюдски написать 25-counter что то же самое

// знаково делим смещение пополам, будем приближаться к оптимальной точке на полшага перекоса фаз.
wire[5:0] shift = { delta[5], delta[5], delta[4:1] };

always @ (posedge clk)
begin               
    // RAWR = 0, значит сравниваем его положение с оптимальным
    // и если надо (delta > 2 или delta < 2) корректируем фазу RCLK
    if (rawr0[0] == 0)                         
        counter <= counter + shift;
    else 
        // проверяем дошли ли мы до длины полуволны примерно в 2мкс
        // rclk тут что бы компенсировть хоть немного отклонение от 2мкс
        if (counter < (54+rclk))
            counter <= counter + 1; // есил
        else         
        begin           
            counter <= 0;
            rclk = ~rclk; 
        end

end

initial
begin
    rclk = 1'b0;
end

endmodule

---

И диаграмка сравнивающая 2 фапча на одних входных данных

В какую ПЛИС предполагается запихнуть данное творение?

fifan, я вкорячиваю это в EP1K50, а вообще, как Дима говорит - творение занимает 8 макроячеек, так что влезет в любую, даже EPM3032.

Цитата:

---

Сообщение от Дмитрий

fifan, где-где... там где ее ну ооооочень не хватает - на Пентэве :)

---

Если ФАПЧ заработает на Эве, мож я таки её себе и прикуплю! :)

А что, на Эве дисковод плохо работает? Я просто не в курсе, использовал там дисковод всего пару раз, год назад :)

Цитата:

---

Сообщение от Ewgeny7

А что, на Эве дисковод плохо работает?

---

есть пачка дискет, которые Эва не хавает, хотя тот же Кай даже не поперхнулся (с одним и тем же дисководом).

---------- Post added at 11:16 ---------- Previous post was at 10:44 ----------

Собрал прошиву, если седни не нажрусь, то попробую :)

Ура товарищи!
Сегодняшний день ознаменован не только моим ДР, но и тем фактом, что сегодня контроллер дисководов PentEvo был наделен выделителем данных на основе цифрового фазового синхронизатора, построенного по схеме с отрицательной обратной связью через кольцо ФАПЧ, в народе - просто ФАПЧ!
Да, чуда не случилось, и не все диски стали одинаково хорошо читаться, но результат-таки есть и очевидный! Где ранее Эва читала со второго-третьего раза, елозив по диску, а то и вовсе отказывалась читать - сейчас считывает без затыков, либо со второй-третьей попытки. Из трех дисков, в которых в среднем по 10 сбойных секторов, которые я не смог прочитать на базовой конфигурации от 11.06.11, эва с ФАПЧ считала два успешно (на первом - на 2х секторах спотыкалась, но после первого Retry считывала нормально, на втором 4 сектора, со второй-третьей попытки считались), третий - чуть хуже (5 битых секторов, которые не прочлись). Теперь нужно сверить работу этого узла со скорпионовским, каевским и профинским. Но уже есть результат и это радует.

Цитата:

---

Сообщение от newart

Демки будут? Как тут.

Или все это просто пьянка замаскированая под пати?

---

Так что, newart, ты не прав, это была не просто пьянка, а полезная для Speccy-сообщества конференция и плоды ее уже есть! :)

имя, сестра, тьфу, ссылка!

Цитата:

---

Сообщение от doorsfan

имя, сестра, тьфу, ссылка!

---

на пати, замаскированное под пьянку? ;)

нееее, ссылка на паршивку!

doorsfan, в личке. Давайте потестим прежде чем в народ отпускать.

Ну, а на более? для меня, понятный язык (VHDL) кто нить переведёт?

Цитата:

---

Сообщение от lisica

Ну, а на более? для меня, понятный язык (VHDL) кто нить переведёт?

---

lisica, ну ёлы-палы :) Там разницы-то между языками на гулькин... клюв.

lisica, исходник подробно комментирован, по идее не должно вызвать затруднений перевести его на другой язык.

Там 28Мгц фапч можно еще процентов на 10% увеличить окно детектирования, и сделать более аккуратный генератор менандра для RCLK (что улучшит параметры)
В идеале можно совсем круто сделать, что бы он не текущий бит обрабатывал, а пару битов (потому что реакция на текущий бит как правило уже запаздалая, и фапч правит RCLK для следующего бита), всякие профи каи итд, будут нервно курить в стороне
но по ресурсам будет существенно больше.

Цитата:

---

Сообщение от ZEK

но по ресурсам будет существенно больше.

---

не страшно, там ресурсов еще много.

Всё ж как бы всё оформить в виде проекта, а то отдельные тексты...

Спасибо Донетчанам за отлично проделанную работу! Начали читаться последние треки на дисках.
Теперь нужно дружно попросить Дмитрия реализовать второй алгоритм выделения синхры и передать в недопц, чтобы те добавили в гуглокод.

Цитата:

---

Сообщение от doorsfan

и передать в недопц, чтобы те добавили в гуглокод.

---

Угу. Они добавят, потом догонят и еще добавят. Доработки извне они не принимают.

Ewgeny7, это ужо их проблема. Вот ответ на просьбу Юры сделать фапч:

Цитата:

---

Сообщение от lvd

Напиши. Я фапчи писать неумею.

---

Понимай как хошь, но уже написали :)

Надо обозвать *****фапч тогда включат в репозитарий :D

А можно в личку бинарник? есть на чем тестить.


Улучшения не понятно - есть или нету - вроде глючит так же - переодически надо ретрай делать. счас сделаю образ с установленными на нем дцу и еще чемто аналогичным и 2 карты - со стандартным фирмварем и с фапчевым. и попробую сравнить на том же диске.

Кстати вопрос - а мегу обязательно перешивать( имеется ввиду вероятнее всего бутлодырь)? а то пишет что там прошивка от марта 2010.

Сделал более красивый генерератор RCLK
Теперь резкие скачки переваривает на порядок лучше.

Код:

---

module apll(
    input  wire        clk, // 28MHz
    input  wire        rddat,
    input  wire        wfde,
    output  reg        rclk,
    output  reg        rawr
    );
   
// логика выделения фронтов сингналов для синхронной логики
reg        oldrd; 
reg        oldde;
reg        oldrclk;

always @ (posedge clk)
begin
    oldrd  <= rddat; 
    oldde  <= wfde;
    oldrclk <= rclk;
end
   
// вычисление смещения отрицательного импулься RDDAT отностительно RCLK
wire[6:0]  calc  = (27 - rcnt);
wire[6:0]  delta = { calc[6], calc[6], calc[5:1] } ;  // знаковое деление пополам

// расчет длительнести полуволн RCLK
reg [6:0]  nxtime;
reg [1:0]  inrawr;

always @ (posedge clk)
if (oldde && !wfde)
    // при начале операции чтения ставим длительность полуволн RCLK 2мкс
    nxtime <= 55;
else
begin
    if (oldrd && !rddat)
    begin
        inrawr[0] <= 1'b0; 
        nxtime <= 55 + delta;
    end                 
    else if (oldrclk != rclk)
        inrawr <= { inrawr[0], 1'b1 };
end

// генератор RCLK
reg [6:0]  rcnt; 
reg [6:0]  rcenter;

always @ (posedge clk)
begin
    if (rcnt > 0)         
        rcnt <= rcnt - 1;
    else
    begin 
        if (!wfde) rclk <= ~rclk;
        rcnt <= nxtime;             
        rcenter <= nxtime/2;
    end
end   

// генератор RAWR
always @ (posedge clk)
begin                             
    if (wfde)
        rawr <= 1'b1;
    else
    begin
        // делаем rawr в середине rclk
        if (rcnt == (rcenter +3)) rawr <= inrawr[1];
        if (rcnt == (rcenter -1)) rawr <=  1'b1;   
    end
end

// для симулятора
initial
begin
    rcnt = 33;
    rclk = 1; 
    nxtime = 8;
end

endmodule

---

На изображении пример того как ведет себя стандартный фапч (красное), и новый с пред обработкой
Тестим...

Ждем новый бин. Со старым таки улучшения есть. Хотя часть дисков таки не читается.

Цитата:

---

Сообщение от balu_dark

Со старым таки улучшения есть. Хотя часть дисков таки не читается.

---

Даже с самым навороченным фапчем будут диски, которые не возможно прочесть :( БлИН в личке.

Последний фапч можно еще улучшить, двигать rawr в противоположную сторону перекосу, при этом сохраняя rawr в идеальном положении окна детектирования, по идее будут лучше соблюдены требования к данным от ВГшки. Сейчас rawr ставлю тупо в середину rclk, в теории может вызвать проблемы (нигде не нашел хоть намека как WD179x или ВГ93 декодирует mfm)

:) готов проверить еще и улучшенную версию. :)

balu_dark, текущую бы проверить :)

Счас проверю :) как раз ресторю диски свои , чтобы перегнать в TRD . Нашел некоторые версии Севастопольских товарищей.

---------- Post added at 14:38 ---------- Previous post was at 14:25 ----------

Не - что-то совсем не работает. даже на заведомо нормальных и только отресторенных дисках.

---------- Post added at 14:41 ---------- Previous post was at 14:38 ----------

Откатился обратно на версию от 17го - с ней все нормально.

или намудрил с wfde или все таки rawr надо обязательно двигать

Двигай :) мое дело - проверить :)

---------- Post added at 15:46 ---------- Previous post was at 15:44 ----------

Мне можно просто заслать несколько прошивок с разными вариантами - я их прогоню на одном и том же полу рабочем диске и скажу - какая лучше читает.

Если есть квартус можно ускорить процедуру, у меня 11 а он не умеет ACEX

Вопрос - возможно вставить кусок схемы ФАПЧ Профи 5 и 32 байта прошивки РТ4 в прошиву Эвы?

Скрытый текст

0000: 08 08 04 ОC ОС 02 OA 06 . OD OB 03 07 OF OF 00 08
0010: 08 04 ОС 02 OA 06 OE 01 . 09 05 OD 03 OB 07 OF 00

[свернуть]

Q1(12) -- D3 Соответствие
Q2(11) -- D2 выводов
Q3(10) -- D1 микросхемы
Q4( 9) -- D0

есть вариант этой прошивы для ATF22V10. Написано в ATMEL WinCUPL. Написаны номера ячеек по соответствию адресных линий, и потом идет обычное сложение этих ячеек по "ИЛИ" для каждого бита из четырех. Т.е. если ячейка меняет только один выход (допустим 00-я), то ячейка по адресу 00 со значением 08 записана только в 3 бите, если ячейка меняет все четыре выхода, допустим 1Е со значением 0F, то она записана во всех четырех битах. Проверил в симуляторе WinCUPL по входам/выходам всё соответствует прошиве. Мне показался это самый простой вариант "в лоб" как говориться :)

Ниже текст этого безобразия:

Скрытый текст

Name fapch;
Partno 1;
Revision 01;
Date 04/04/2011;
Designer solegstar;
Company solegstar;
Location Profi3+;
Assembly DD17;
Device g22v10;

/*
* Inputs...
*/

Pin 1 = a0;
Pin 2 = a1;
Pin 3 = a2;
Pin 4 = a3;
Pin 5 = a4;

/*
* Outputs...
*
*/

Pin 17 = bit0;
Pin 18 = bit1;
Pin 15 = bit2;
Pin 16 = bit3;

/*
* Logic...
*/

c00 = !a4 & !a3 & !a2 & !a1 & !a0;
c01 = !a4 & !a3 & !a2 & !a1 & a0;
c02 = !a4 & !a3 & !a2 & a1 & !a0;
c03 = !a4 & !a3 & !a2 & a1 & a0;
c04 = !a4 & !a3 & a2 & !a1 & !a0;
c05 = !a4 & !a3 & a2 & !a1 & a0;
c06 = !a4 & !a3 & a2 & a1 & !a0;
c07 = !a4 & !a3 & a2 & a1 & a0;
c08 = !a4 & a3 & !a2 & !a1 & !a0;
c09 = !a4 & a3 & !a2 & !a1 & a0;
c0a = !a4 & a3 & !a2 & a1 & !a0;
c0b = !a4 & a3 & !a2 & a1 & a0;
c0c = !a4 & a3 & a2 & !a1 & !a0;
c0d = !a4 & a3 & a2 & !a1 & a0;
c0f = !a4 & a3 & a2 & a1 & a0;
c10 = a4 & !a3 & !a2 & !a1 & !a0;
c11 = a4 & !a3 & !a2 & !a1 & a0;
c12 = a4 & !a3 & !a2 & a1 & !a0;
c13 = a4 & !a3 & !a2 & a1 & a0;
c14 = a4 & !a3 & a2 & !a1 & !a0;
c15 = a4 & !a3 & a2 & !a1 & a0;
c16 = a4 & !a3 & a2 & a1 & !a0;
c17 = a4 & !a3 & a2 & a1 & a0;
c18 = a4 & a3 & !a2 & !a1 & !a0;
c19 = a4 & a3 & !a2 & !a1 & a0;
c1a = a4 & a3 & !a2 & a1 & !a0;
c1b = a4 & a3 & !a2 & a1 & a0;
c1c = a4 & a3 & a2 & !a1 & !a0;
c1d = a4 & a3 & a2 & !a1 & a0;
c1e = a4 & a3 & a2 & a1 & !a0;
c1f = a4 & a3 & a2 & a1 & a0;
bit0 = c08 # c09 # c0a # c0b # c0c # c0d # c17 # c18 # c19 # c1a # c1b # c1c # c1d # c1e;
bit1 = c05 # c06 # c07 # c09 # c0a # c0b # c0c # c0d # c13 # c14 # c15 # c16 # c1b # c1d # c1e;
bit2 = c02 # c03 # c04 # c07 # c08 # c0b # c0c # c0d # c11 # c12 # c15 # c16 # c19 # c1a # c1c # c1d # c1e;
bit3 = c00 # c01 # c03 # c04 # c06 # c08 # c09 # c0c # c0d # c0f # c10 # c12 # c14 # c16 # c18 # c1a # c1c # c1e;

[свернуть]

Цитата:

---

Сообщение от solegstar

Вопрос - возможно вставить кусок схемы ФАПЧ Профи 5 и 32 байта прошивки РТ4 в прошиву Эвы?

---

Вставить то можно, но смысл? у него же такие бока как и у фапч которые работают с текущим тактом, осталось только понять значения в табличке и пересчитать их под 28мгц

Цитата:

---

Сообщение от ZEK

Вставить то можно, но смысл? у него же такие бока как и у фапч которые работают с текущим тактом, осталось только понять значения в табличке и пересчитать их под 28мгц

---

ну это я предложил один из вариантов, который прорабатывал на замену РТ4, пока не запустил программатор РТ4...

Дык табличная версия по ВМГ есть и по моему должна работать.