Цифровая археология: 1801 и все-все-все

[Случайность]

хотелось бы уточнить как соденить между собой 4 штуки 1801ВМ1,

примерно вот так?

http://storage.datagrad.ru/download/947072
или как то иначе?

[Vslav]

хотелось бы уточнить как соденить между собой 4 штуки 1801ВМ1,
примерно вот так?

"Доктор, а откуда у Вас такие интересные картинки?" (с)
Да, примерно так. Прерывания VIRQ обрабатывает только процессор с номером 0 (верхний на схеме), поэтому только его IAKO надо взять, если векторные прерывания будут добавлены.

[Случайность]

этой картинке года два. заброшен был интерес из за того что нет монитора который бы рулил 4 процессорами.
просто был спросил а как примерно соеденить ВМ1 с другими. ну и по обяснениям получилась эта схема.

но в нейполюбому куча косяков. ведь кто знает как они должны объединяться по настоящему.

[Titus]

Наконец-то мне встретился D-триггер, тактируемый фронтом тактового импульса. Он один из самых навороченных элементов на схеме (причем, не имеет входа R, имеет только вход S):

Скрытый текст

[свернуть]

Так же встретился еще более навороченный триггер, который хоть и выполнен в виде единого элемента, но изобразить его в виде одного стандартного элемента у меня не получилось. Выглядит он так:

Скрытый текст

[свернуть]

Логика работы его такая:
Ноль удерживает как обычный триггер, а единицу удерживает только один такт, потом сбрасывает в ноль.

---------- Post added at 05:03 ---------- Previous post was at 04:56 ----------

Интересно, что инвертор и элемент ИЛИ-НЕ у этого триггера выполнены в виде одной логической ячейки, но с явным превышением нужного числа транзисторов, причем пара из них вообще посажена принудительно на Vdd. Итого, вместо 6 транзисторов, они потратили на этот элемент целых десять штук. Зачем - не понятно.

[Vslav]

Логика работы его такая:
Ноль удерживает как обычный триггер, а единицу удерживает только один такт, потом сбрасывает в ноль.

Одновибратор запускаемый фронтом, встречается, но в виде ячейки еще не попадался

А я забрал отдекапленный 1801ВМ1Г.

На первый взгляд процессор абсолютно такой же. Разумееется, никакого нового блока аппаратного умножения нет - он относительно большой, был бы заметен сразу. Но, микрокод отличается, в ВМ1А было два свободных столбца произведения (P0 и P1, которые отсутствуют на схеме ВМ1А), сейчас вроде бы видно что один из них точно используется. Что говорит в пользу версии, что была сделана модификация микрокода. Также возможно что реализовано не полноценное умножение, а вероятно просто какое-то отдельное исключение (прерывани/ловушка) по MUL. Но без полного анализа микрокода или хотя бы теста на живом ВМ1Г утверждать нельзя.

[Titus]

Но, микрокод отличается, в ВМ1А было два свободных столбца произведения (P0 и P1, которые отсутствуют на схеме ВМ1А), сейчас вроде бы видно что один из них точно используется. Что говорит в пользу версии, что была сделана модификация микрокода. Также возможно что реализовано не полноценное умножение, а вероятно просто какое-то отдельное исключение (прерывани/ловушка) по MUL. Но без полного анализа микрокода или хотя бы теста на живом ВМ1Г утверждать нельзя.

Ну уж микрокод снять легче, чем реверсить весь проц. Будет два микрокода ВМ1 и ВМ1Г.

[Advertiser]

[Vslav]

Ну уж микрокод снять легче, чем реверсить весь проц. Будет два микрокода ВМ1 и ВМ1Г.

Ну, блин, тут хотя бы с одним микрокодом разобраться
Пока ВМ1Г отложил в сторонку. Пишу модель ВМ1А, с одного захода сразу код для FPGA (как было с ВМ80А) у меня осилить не получилось. Поэтому для первой итерации будет чисто несинтезируемая модель с латчами, там будет ясность с микрокодом - без моделирования, только в уме и с карандашиком не получается, потом допиливание до FPGA c флип-флопами. Ну и потом только, если силы останутся , отшлифую ВМ1Г. Щаз я на него как баран на новые ворота смотреть все равно буду - наработок по микрокоду пока нет.

[Titus]

Ну, блин, тут хотя бы с одним микрокодом разобраться
Пока ВМ1Г отложил в сторонку. Пишу модель ВМ1А, с одного захода сразу код для FPGA (как было с ВМ80А) у меня осилить не получилось.

Главное не забывать, что некоторые заинтересованные люди не понимают модели в Верилоге, и необходимо иметь и логическую схему процессора)

[Vslav]

Главное не забывать, что некоторые заинтересованные люди не понимают модели в Верилоге, и необходимо иметь и логическую схему процессора)

Да мне будет в сто раз проще заинтересовать этих "заинтересованных людей" верилогом, чем логическую схему нарисовать
С реверсом же получилось, значит и на верилог шансы есть

[Titus]

Да мне будет в сто раз проще заинтересовать этих "заинтересованных людей" верилогом, чем логическую схему нарисовать
С реверсом же получилось, значит и на верилог шансы есть

Меня не заинтересуешь никак.

Я, как программист, который должен ВИЗУАЛЬНО видеть все входы и выходы законченных логических блоков, не могу этого сделать глядя на верилог, т.к. это в некотором смысле просто описание, рассказ, но не блок-схема.

Поэтому и реверс, скажем, той же хм2-001 я делаю именно в виде логических элементов.