ZXKit1 - плата VGA & PAL

[ZEK]

Может ошибка как-то связана с обменом с ОЗУ

Да нет ошибки просто у тебя рулится яркостные R,G,B для VGA и VIDEO (6 каналов OE), фик его знает чего синтезатор решил что кадому необходим отдельный сигнал OE, и один на перевод в Z данные для памяти.

Попробуй ввести сигнал который расчитывается когда нада VIDEO и VGA переводить в Z, и сделай по единому сигналу что бы срабатывало и мож имеет смысл за пределами процесса.

Я думал, что это самый простой способ записи.

Безруля, я VHDL не знаю. На Verilog можно просто
VGA_SSI = !VGA_H< 53;

[Advertiser]

[zx-kit]

с закомментированными строками было 112 ячеек
заменил Z на 1 на 6 выходах RGB стало 106 и компилируется без ошибок
если заменить Z только на одном выходе - станет 114 и компилируется без ошибок

Выводы:
1. Каждый сигнал или шина с z состоянием занимает примерно на одну ячейку больше
2. Таких сигналов или шин может быть не более 6.

Может RGB выходы в две шины объединить по три сигнала...

Может переделать на VERILOG...

Для RGB надо выход с открытым коллектором. Не знаю как сделать...

Для шины данных на ОЗУ тоже не нужно z состояние - достаточно in и out. Не знаю как сделать...

Будет ли работать если использовать тактовые импульсы 14 МГц не глобальный CLK, как сейчас временно сделано, а после инвертора использовать в процессах?