Пока от синхросмеси плата не работает, может быть потом заработает...
это сложно...
This is easy divided in FPGA.
7.0938 * 2.5 = 17.7345![]()
А если такую частоту подать на плату проводом длиной 15 см - будет ли устойчиво работать? И делить на 5 - тоже будет не меандр, хотя для точек с частотой 7 МГц будет не важно. Только в ПЛИС все сигналы тактируются от 14 МГц. Нужна будет глобальная переделка проекта...
ZX models +2 / +2A and +3 use crystal 35.xx MHz - this is divided to 17.7xx MHz and connect to ULA. On this computers is possible use signal 35.xx MHz and VGA vonvertor can easy divide pixel clock ( 35.xx MHz / 5 = 7.xx MHz pixel clock )



Ответить с цитированием
Размещение рекламы на форуме способствует его дальнейшему развитию 

